隨著電子技術的飛速發展，電子產品正朝著微型化、輕便化、多功能化、高集成化和高可靠性方向發展，而半導體器件的封裝也正朝著多引腳、細間距和表面貼裝的方向發展。相應地，作為各種元器件的支撐和互連的PCB則正朝著小型、高速、高密度和輕量化的方向不斷攀升，其設計的復雜程度帶來的各種挑戰不斷增加，廠商面臨的產品面世時間的壓力也越來越大。在信號完整性分析研究的同時，如何提供穩定可靠的電源也已成為重點研究方向之一。尤其當開關器件數目不斷增加，電源電壓不斷降低的時候，電源電壓和地電位的波動會給高速系統帶來致命的影響。隨著高速系統設計對仿真精度要求的提高，簡單的假設電源電壓和地電位絕對處于穩定狀態，已越來越不能被接受。于是，電源完整性的研究分析應運而生。

　　高速PCB的信號完整性技術經過幾十年的發展，其理論、分析方法和實踐都已比較成熟。但電源完整性是一項新的技術，目前它是高速PCB設計最大的挑戰之一。

　　電源完整性問題是指，在高速系統中，電源分配網絡在不同頻率時，存在不同輸入阻抗，導致PCB電源／地平面上出現由△I噪聲電流、瞬態負載電流引起的△I噪聲電壓，造成供電不連續，產生電磁騷擾發射，嚴重影響高速系統的正常工作。

　　當前，電源完整性問題主要通過兩個途徑解決，即優化PCB的疊層設計及布局布線和安裝去耦電容。在高速系統工作速率低于400 MHz時，在恰當位置安裝合適的去耦電容，有助于減小電源完整性問題；當系統速率更高時，去耦電容作用減小。這時，只有通過優化PCB層間距設計及布局布線，降低電源電壓，以及適當匹配，降低反射等辦法解決電源完整性問題。完全解決電源完整性問題，難度比解決信號完整性問題更大，對工程師的技能要求更高。