數(shù)字采樣及數(shù)字下變頻技術(shù)是研究軟件無(wú)線(xiàn)電接收機(jī)的重要內(nèi)容之一。其中針對(duì)多 種速率信號(hào)的采樣，對(duì)可變的信號(hào)符號(hào)率與固定的系統(tǒng)采樣率進(jìn)行實(shí)時(shí)匹配問(wèn)題，是研 究多速率信號(hào)數(shù)字化所遇到的難點(diǎn)問(wèn)題之一． 文中通過(guò)抽取和內(nèi)插技術(shù)的組合解決了這 一問(wèn)題。并在此基礎(chǔ)上著重研究了高速抽取和內(nèi)插的多項(xiàng)濾波結(jié)構(gòu)，為數(shù)據(jù)率的快速匹 配奠定了基礎(chǔ)。

　　軟件無(wú)線(xiàn)電是將無(wú)線(xiàn)電發(fā)信機(jī)的數(shù)字化點(diǎn)（A/D，D/A）盡可能靠近天線(xiàn)，理想情況是 在天線(xiàn)的后端進(jìn)行射頻采樣，數(shù)字化后，所有的處理都可用具有軟件定義的無(wú)線(xiàn)通信功 能模塊來(lái)完成。由于受ADC器件的限制，無(wú)法直接對(duì)射頻信號(hào)進(jìn)行采樣。因此，目前的 方案是在中頻進(jìn)行數(shù)字化，即把射頻信號(hào)經(jīng)過(guò)一次或者多次混頻后，將信號(hào)搬移到幾十 MHz的中頻段，再進(jìn)行ADC的帶通采樣。但是，帶通采樣后的數(shù)據(jù)量仍然極大，這對(duì)數(shù)據(jù) 進(jìn)行后處理的DSP器件或FPGA器件不堪重負(fù)。軟件無(wú)線(xiàn)電接收機(jī)在中頻接收的是系統(tǒng)的 整個(gè)頻段，但對(duì)單個(gè)用戶(hù)來(lái)說(shuō)卻只占用其中一個(gè)很窄的信道，因此數(shù)字下變頻部分要完 成的任務(wù)： （1）將包含所有信道的寬帶信號(hào)進(jìn)行信道分離，分別提取需要的窄帶信道； （2）對(duì)于分離后的窄帶信號(hào)，降低對(duì)其的采樣頻率，從而降低此信道的數(shù)據(jù)量，以減 輕基帶處理部分對(duì)DsP或FPGA的計(jì)算要求的壓力。 當(dāng)抽取率尺較大時(shí)，若要一次完成抽取，則要求抗混疊濾波器的通帶帶寬非常窄， 過(guò)渡帶非常陡，則濾波器的階數(shù)必然要求達(dá)到幾百甚至幾千階，如此大的運(yùn)算量是DSP 或FPGA器件無(wú)法實(shí)時(shí)處理完成的。因此，當(dāng)抽取率很高時(shí)，通常采用多級(jí)抽取技術(shù)，這 樣做比單級(jí)抽取所需的計(jì)算量小得多。多級(jí)抽取實(shí)現(xiàn)的途徑一般采用以抽取率為2的抽 取器為基本單元，若抽取率R=R1×2k，則在第一級(jí)采用運(yùn)算簡(jiǎn)單的級(jí)聯(lián)積分梳狀抽取 （Cascaded Integrator-Comb，CIC）濾波器，其抽取率為RI；其后，為K個(gè)半帶濾波器和2 倍抽取器。