當前業界的硬件描述語言中主要有VHDL 和Verilog HDL。根據當前 ASIC/FPGA設計現有的特點、現狀，Verilog HDL 語言已經成為決定的主導語言，使用Verilog HDL，可以統一ASIC/FPGA設計平臺，簡化流程，本人經歷了幾個大型芯片項目，包括所有的代碼/IP都沒有一句是VHDL，全部是Verilog HDL。使用VHDL的人非常非常少，只有部分學校在教學，如果您還在使用VHDL，那么當您看到本篇教程的時候，請馬上切換過來。

　　當前的數字電路設計從層次上分可分成以下幾個層次： 1. 算法級設計：利用高級語言如C語言及其他一些系統分析工具（如MATLAB）對設計從系統的算法級方式進行描述。算法級不需要包含時序信息。 2. RTL級設計：用數據流在寄存器間傳輸的模式來對設計進行描述。 3. 門級：用邏輯級的與、或、非門等門級之間的連接對設計進行描述。 4. 開關級：用晶體管和寄存器及他們之間的連線關系來對設計進行描述。算法級是高級的建模，一般對特大型設計或有較復雜的算法時使用，特別是通訊方面的一些系統，通過算法級的建模來保證設計的系統性能。在算法級通過后，再把算法級用RTL級進行描述。門級一般對小型設計可適合。開關級一般是在版圖級進行。最常使用的是RTL級別的設計，90%以上的數字電路都是采用RTL級別進行設計。

　　硬件描述語言

　　硬件描述語言HDL（Hardware Description Language ）是一種用形式化方法來描述數字電路和數字邏輯系統的語言。數字邏輯電路設計者可利用這種語言來描述自己的設計思想，然后利用EDA工具進行仿真，再自動綜合到門級電路，最后用ASIC或FPGA實現其功能。舉個例子，在傳統的設計方法中，對2輸入的與門，我們可能需到標準器件庫中調個74系列的器件出來，但在硬件描述語言中， “& ”就是一個與門的形式描述，“C = A & B”就是一個2輸入與門的描述。而 “and”就是一個與門器件。硬件描述語言發展至今已有二十多年歷史，當今業界的標準中（IEEE標準）主要有VHDL和Verilog HDL 這兩種硬件描述語言。

　　Verilog HDL 語言最初是于1983 年由Gateway Design Automation 公司為其模擬器產品開發的硬件建模語言。那時它只是一種專用語言。由于他們的模擬、仿真器產品的廣泛使用，Verilog HDL作為一種便于使用且實用的語言逐漸為眾多設計者所接受。在一次努力增加語言普及性的活動中，Verilog HDL 語言于 1990 年被推向公眾領域。Open Verilog International（O V I ）是促進Verilog 發展的國際性組織。1992 年，OVI 決定致力于推廣Verilog OVI 標準成為IEEE 標準。這一努力最后獲得成功，Verilog 語言于1995 年成為IEEE 標準，稱為IEEE Std1364－1995 。完整的標準在Verilog 硬件描述語言參考手冊中有詳細描述。