前面已經講述了VHDL語法和建模，VHDL程序作為硬件的描述語言，可以實現仿真測試，包括RTL門級仿真和布線布局后仿真。通過仿真，可以很容易驗證VHDL程序以及其描述硬件的正確性。本章將講述如何建立VHDL程序的仿真模型和平臺，以及ⅤHDL語言的具體仿真過程

　　1HDL仿真概述當使用ⅤHDL設計的數字邏輯電路更復雜時，則仿真驗證就非常重要，是保證一個項目設計成功的重要方法。在實際仿真中，需要一個ⅤHDL仿真器來實現，目前有很多功能強大的仿真器，而 Mentor Graphics的 Modelsim是應用最廣泛的仿真器之一，本節將以Modelsim61為仿真工具軟件來講述HDL的仿真操作。在編寫好了ⅤHDL程序，并檢查了語法后，就可以進行ⅤHDL程序的仿真操作。通過仿真驗證，可以為后續的綜合和后續的布局布線節省更多的時間，從而保證項目的順序完成VHDL仿真器通常需要兩個輸入，即設計的描述（項目的VHDL程序）和驅動設計的激勵。有時候，設計項目的VHDL程序本身可能是一個自激勵的程序，不需要外部的激勵但是在大多數情況下，設計工程師需要開發出與設計項目的ⅤHDL程序相對應的激勵程序，這個激勵程序就是測試平臺文件（ Test Bench）為了對設計項目進行仿真，在完成了項目的ⅤHDL程序開發后，必須編寫其測試平臺文件。仿真工具會加載ⅤHDL測試平臺文件和原項目文件，然后進行編譯仿真，從而實現硬件的仿真驗證。測試平臺文件可以是一個簡單ⅤHDL程序，它和需要仿真的項目文件的實體對應，并且具有相應的激勵信號即可。當然測試平臺文件也可以是復雜的ⅤHDL程序它可以從磁盤文件中讀取數據并將測試結果輸出到屏幕或者保存到磁盤文件中仿真模型設計的基本結構如圖6-1所示，頂層的描述包括兩個元件，即所測試的設計項目（ Design Under Test，DUT）元件和激勵驅動器。這些元件之間通過設計項目的實體信號連接。仿真模型結構的頂層并不包括任何外部端口，僅僅是連接兩個元件的內部信號

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