信號完整性描述

　　根據定義， “完整性”是指“完整和無損害的”。 同樣，一個具有良好的完整性的數字信號有干凈、快速的上升沿；穩定和有效的邏輯電平；準確的時間位置和沒有任何的瞬態跳變。

　　對于系統開發者而言，不斷發展的技術，使得系統開發、生產和維護完整、無損害信號的數字系統越來越困難。

　　本文的目的是提供引一些有關在數字系統信號完整性相關的見解，并說明其原因，特點，影響和解決方案。

　　數字技術和信息時代

　　二十多年前出現的個人電腦和蜂窩電話技術，已經從技術創新逐漸演變為生活必需品。對于他們，總的發展趨勢保持不變：要求更多的功能和服務，需要更多的帶寬。第一代個人電腦，用戶會為建立一個簡單的電子表格而感到振奮。但到了現在，他們的需求詳細的圖形、高品質的音頻，以及快速的流視頻。此外，手機也不再僅僅只是滿足人們的交談需求。

　　我們周圍的世界現在越來越多的依賴于信息快速、可靠的傳遞。術語“信息時代”是用來形容這個新的相互交織、相互依存，以數據為基礎的時代。

　　半導體技術上持續的突破，已經在PC 總線架構，網絡基礎設施，數字無線通信得到廣泛的應用。在個人電腦，特別是在服務器處理器的速度已經升級到GHz 的范圍內，同時內存的吞吐量和內部總線速度也隨之上升。

　　高速的數據傳輸技術支持更為強大的計算機應用，如3D 游戲和電腦輔助設計程序。先進的三維圖像需要大量的數據在CPU、內存、顯卡中進行傳輸。

　　計算機技術只是帶寬信息時代的一個方面的。數字通信設備設計工程師（尤其是那些大力發展固網和移動網的基礎設施）正逐步采用40 G 的光、電數據傳輸技術。與此同時，在數字高清視頻技術領域，正在設計下一代傳輸高清晰、互動視頻的設備。

　　眾多技術正在推動數據傳輸率進步。新興的串行總線正在打破并行總線構架的瓶頸。在一些情況下，故意增加系統時鐘抖動以減少意外輻射。更小、更密集的電路板，采用球柵陣列封裝和埋孔設計，這些都已成為IC芯片供應商尋求最大限度地提高密度并盡量減少路徑長度新的方式。

　　逐漸增長的帶寬為數字系統設計帶來的挑戰今天的數字帶寬的“競賽”需要有創新思維?，F在的總線周期比20年前要快一千多倍。曾經在毫秒時間內發生的數據交互，現在要以納秒來衡量。為了實現這一改進，信號邊沿的速度比以往任何時候要快100 倍以上。

　　然而，電路板的技術由于某些物理現實的限制，未能跟上信號帶寬的發展。芯片見得傳輸時間大致沒有發生變化。雖然幾何尺寸縮小，電路板仍需要足夠的空間容納IC 器件，連接器，無源元件，當然，還有總線本身?？臻g意味著距離，距離意味著延遲-這就是高速信號的最重要的挑戰之一。

　　重要的是要記住，邊沿的速度或上升時間，數字信號可以攜帶比自身重復頻率更高頻的能量。實際上，這些較

　　高的高頻能量成分，用來構造理想的快速轉換的數字信號。今天的高速串行總線，在時鐘速率的第5 次諧波上往往有大量的能量集中。

　　因此，6 英寸長的電路板走線，在傳輸上升時間小于4或6納秒的信號時，會變成一段傳輸線。電路板的走線不再是簡單的導體。在較低的頻率，走線主要呈現出電阻特性。隨著頻率增加，走線開始更像一個電容。在最高頻率，走線的電感發揮更大的作用。

　　信號完整性問題會在高頻時凸顯出來。傳輸線阻抗的影響是至關重要的。沿著走線的阻抗不連續會增加信號的反射，減慢信號的邊緣，增加串擾。當電路板的地平面和電源層呈現感性時，原有的電源去耦功效將大打折扣。

　　越來越快的邊沿所產生的信號的波長越來越短，當波長和走線長度可比時，會造成意想不到的輻射電磁干擾（EMI）。這些輻射能量的可能會導致串擾和數字設備EMC （電磁兼容）測試的失敗。

　　更快的速度一般也意味著更大的電流消耗，因此極為容易引起地彈效應，尤其是在多個信號同時跳變時。此外，較高的電流會產生更多的電磁輻射能量，必然引起串擾的發生。

　　隨著數據傳輸率提高到千兆范圍以后，數字設計師面對所有的挫折都來自于高頻設計。一個理想的數字脈沖的時間和振幅應該是一致的，沒有偏差和抖動，并快速干凈的跳變。隨著系統速度增加，越來越難以維持理想的信號特征，因此我們需要認真考慮的信號完整性問題。

　　信號完整性概念回顧

　　頻率在千兆赫范圍內，大量方面會影響信號的完整性：信號路徑的設計，阻抗和負載，走線阻抗的影響，甚至電源的分配。

　　設計工程師的任務是從一開始最大限度地減少這些問題，一旦出現及時糾正他們。

　　為了做到這一點，必須進行信號損傷來源的調查：數字問題和模擬問題。

　　數字信號時序產生的問題

　　從事新技術應用的工程師在設計數字系統時，可能會遇到在數字形式上表現出的信號完整性問題。二進制信號在總線上或設備的輸出產生不正確的值。這些錯誤可能會出現在信號的波形上（例如用邏輯分析儀進行定時測量），他們也可能會出現在狀態或協議層。只需要一個錯誤的比特位就可以整個系統崩潰。

　　數字信號畸變源于許多根源。時間有關的問題特別是共同的：

　　總線沖突

　　當兩個驅動器設備嘗試同一時間使用相同的總線時會發生總線沖突。通常，一個驅動器應該保持高阻狀態，不妨礙其他驅動器同時發送數據。如果高阻不及時改變，兩驅動器則相互沖突。無論是那個驅動器，都會迫使總線的振幅達不到閾值電壓。這將導致一個的邏輯水平應該是“ 1 ” 卻變成“ 0 ”。對于高速總線，源端和接收端的總線沖突會由于飛行時間會變得更加復雜。