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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>Harris加快信號處理FPGA驗證

      Harris加快信號處理FPGA驗證

      2011-03-15 | rar | 0.86 MB | 次下載 | 免費

      資料介紹

      Harris公司的工程師們經常在緊迫的時限內交付基于FPGA的復雜信號處理系統。為了滿足客戶時常十分嚴格的要求以及自身的質量標準，工程師們會在綜合各個系統前徹底驗證HDL設計。

      在過去，HDL驗證需要多步手工操作現在，Harris工程師們使用EDASimulatoLink?實現了MATLAB?系統模型與在Cadence Incisive中進行仿真的HDL設計之間的雙向鏈接，從而實現了驗證流程的自動化。這種新的流程消除了算法規范和HDL驗證之間的不明確性，減少了重復工作量，并改進了系統與HDL工程師之間的通訊。

      FPGA 信號處理
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