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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>基于CPLD的電器定時開關控制系統設計

      基于CPLD的電器定時開關控制系統設計

      2010-12-17 | rar | 641 | 次下載 | 5積分

      資料介紹

      以CPLD器件EPM7128SLC84-6為核心的電器定時開關控制系統設計實現24小時制時鐘功能，可同時設置多個電器的定時自動開啟和關閉，開關時間從0時0分到23時59分之間任意可調。CPLD部分使用Verilog HDL在QuartusⅡ5.0環境中編寫，并給出了主要設計程序。
      Abstract:
      ?In this paper,the electrical apparatus timing on-off control system which the CPLD EPM7128SLC84-6 is the core, can realize a 24-hour clock function. It can set the time to turn on or turn off automatically for many electrical apparatuses, the turn-on or turn-off time of which is adjustable from 0:00 to 23:59.The programme of CPLD is programed in Verilog HDL in Quartus Ⅱ 5.0. Most of the design programme is shown in the paper.
      cpld 開關控制
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