利用 VHDL 設計的許多實用邏輯系統中，有許多是可以利用有限狀態機的設計方案來
描述和實現的。無論與基于 VHDL的其它設計方案相比，還是與可完成相似功能的 CPU 相
比，狀態機都有其難以逾越的優越性，它主要表現在以下幾方面：
h? 由于狀態機的結構模式相對簡單，設計方案相對固定，特別是可以定義符號化枚舉
類型的狀態，這一切都為 VHDL 綜合器盡可能發揮其強大的優化功能提供了有利條件。而
且，性能良好的綜合器都具備許多可控或不可控的專門用于優化狀態機的功能。
h? 狀態機容易構成性能良好的同步時序邏輯模塊，這對于對付大規模邏輯電路設計中
令人深感棘手的競爭冒險現象無疑是一個上佳的選擇，加之綜合器對狀態機的特有的優化
功能，使的狀態機解決方案的優越性更為突出。
h? 狀態機的 VHDL 設計程序層次分明，結構清晰，易讀易懂，在排錯，修改和模塊移
植方面，初學者特別容易掌握。
h? 在高速運算和控制方面，狀態機更有其巨大的優勢。由于在 VHDL中，一個狀態機
可以由多個進程構成，一個結構體中可以包含多個狀態機，而一個單獨的狀態機（或多個
并行運行的狀態機）以順序方式的所能完成的運算和控制方面的工作與一個 CPU類似。由
此不難理解，一個設計實體的功能便類似于一個含有并行運行的多 CPU的高性能微處理器
的功能。事實上這種多 CPU 的微處理器早已在通信、工控和軍事等領域有了十分廣泛的應
用。
h 就運行速度而言，盡管 CPU 和狀態機都是按照時鐘節拍以順序時序方式工作的，
但 CPU 是按照指令周期，以逐條執行指令的方式運行的；每執行一條指令，通常只能完成
一項操作，而一個指令周期須由多個 CPU 機器周期構成，一個機器周期又由多個時鐘周期
構成；一個含有運算和控制的完整設計程序往往需要成百上千條指令。相比之下，狀態機
狀態變換周期只有一個時鐘周期，而且，由于在每一狀態中，狀態機可以完成許多并行的
運算和控制操作，所以，一個完整的控制程序，即使由多個并行的狀態機構成，其狀態數
也是十分有限的。因此有理由認為，由狀態機構成的硬件系統比 CPU所能完成同樣功能的
軟件系統的工作速度要高出兩個數量級。