引言
　　各種集成化單片數字信號處理器（DSP）以其功能強、集成度高、應用靈活、性價比高等優點，在信號處理和系統控制中的主導性地位日益明顯。許多信號處理和控制需要運用除法運算。一般的數字信號處理器中沒有現成的除法指令。十多年前誕生的浮點DSP，由于其用硬件完成浮點數的運算，在數據處理和運算能力上大大超出定點DSP，處理除法運算也比定點DSP更為簡單。但是定點DSP每器件產品的價格更低，這對大規模的大眾市場應用而言是相當重要的優勢，也是定點器件至今仍是業界主流的主要原因。所以，討論定點DSP中除法的實現仍不失其意義。在定點DSP中雖然已經有人給出除法的算法，但是由于其運算的復雜和精度難以如愿，致使一些帶有除法的好的算法在信號處理中難以得到應用。
　　為了提高運算結果的精度，本文在已有除法算法的基礎上進行了一些改進，最大限度地保證了結果的精度。最后在TI公司的TMS320C5416芯片里具體實現并驗證了這一高精度除法。
　　1 經典算法
　　DSP中沒有現成的除法指令，除法是靠被除數與除數之間的移位相減來實現的。在C54X系列里利用減法指令SUBC和循環指令RPT實現2個16位數的相除。下面以C54X為例來具體實現經典的除法：
　　C54X提供的SuBC指令僅對無符號數進行操作，所以在移位相減開始之前必須先將被除數和除數取絕對值，僅考慮2個正數的除法。此時除法運算有兩種情況：
　　當|被除數|《|除數|時，將|被除數|存放在累加器的高16位，然后用SUBC完成15次移位相減，相減之后在累加器A的低16位中存放商的絕對值。根據運算前被除數和除數的符號是否相同來決定是否要改變所得結果的符號。
　　當|被除數|≥|除數|時，將|被除數|存放在累加器的低16位，然后用SUBC完成16次移位相減，相減之后在累加器A的低16位中存放商的絕對值。根據運算前被除數和除數的符號是否相同來決定是否要改變所得結果的符號。
　　從實現的過程分析，當|被除數|《|除數|時，移位相減開始時|被除數|和|除數|的小數點位置正好相差一位。第一次相減后在累加器A的O位最低位存進的數值正是商的最高位，該位為商的小數點后第一位。在15次移位相減之后，累加器A低16位所得的結果為Q值為15的小數。當|被除數|≥|除數|時，在第l6次相減時，|被除數|位于A的高16位（30～15位）上，小數點位在A的15位后，和|除數|的小數點位正好對齊，則此次相減后在A的 0位加上的值正好是商的最低有效整數位，相當于十進制數中的個位。所以在16次移位相減之后，累加器A低16位所得的結果為Q值為0的整數。以此分析，當商的精確值不是整數，或者超出Q值15所表示的范圍時，此算法所得結果就達不到16位數據所能表達的精確度。
　　表1中任取幾組數據來說明。
　　
　　2 高精度算法
　　由于經典算法在結果上存在精度不高的問題，所以應考慮精度盡可能高的除法算法。和經典算法一致，本算法也采用移位相減實現除法。但不同的是，在進行移位相減之前算法對除數與被除數進行了一些處理，并且在移位相減時不再分兩種情況。下面具體介紹算法的流程。
　　首先給出被除數y和除數x。由于定點DSP中所有的數據都以整數的形式存在，所以在這里就把y和x看成是整數，不考慮它們本身的Q值。在圖1所示的流程圖中，A和B是C5416的2個累加器。算法第一步是將x和y相乘，結果存放在B中，以便在最后從B中提取商的符號（商的符號與B的符號相同）。第二步分別對x和y取絕對值以進行無符號數相除。第三步，分別判斷x和y在最高有效位之前共有多少個O，分別記為n和m，即在x和y的分別有（16一n）和 （16一m）個有效位。然后將x和y分別左移（n一1）位和（m一2）位，即x=x·2n-1，y=y·2m-2。第四步，將前面所得x和y再進行移位相減，把y存放在A的高位，即AH=y，利用SUBC指令進行1 5次移位相減。在所得的結果當中，A的低位即為商的絕對值，B的符號即為商的符號，兩者結合得到quot值。由于在移位相減之前分別對除數和被除數有一個左移放大的操作，所以在結果中就必須考慮商的Q值。