1、信號完整性的定義
　　信號完整性（SignalIntegrity），是指信號未受到損傷的一種狀態(tài)。它表明信號通過信號線傳輸后仍保持其正確的功能特性，信號在電路中能以正確的時序和電壓作出響應(yīng)，由IC的時序可知，如果信號在穩(wěn)態(tài)時間（為了正確識別和處理數(shù)據(jù)，IC要求在時鐘邊沿前后輸入數(shù)據(jù)保持不變的時間段）內(nèi)發(fā)生了較大的跳變，IC就可能誤判或丟失部分?jǐn)?shù)據(jù)。若信號具有良好的信號完整性，則電路具有正確的時序關(guān)系和信號幅度，數(shù)據(jù)不會出現(xiàn)錯誤的捕獲，意味著收端能夠得到比較純凈的數(shù)據(jù)。相反，若出現(xiàn)誤觸發(fā)、阻尼振蕩、過沖、欠沖等信號完整性故障，就會引起任意的信號跳變，導(dǎo)致輸入的畸變數(shù)據(jù)被送入鎖存，或在畸變的時鐘跳變沿捕獲數(shù)據(jù)，信號不能正常響應(yīng)，導(dǎo)致系統(tǒng)工作異常，性能下降。圖2給出了信號完整性的仿真結(jié)果。
　　2、信號完整性的起因及表現(xiàn)
　　信號完整性源于電路的互連（比如導(dǎo)線、襯底和阱）。由于一段導(dǎo)線并不僅僅是電子的導(dǎo)體，在低頻段呈電阻性，在中頻段呈電容性，在高頻段成電感性，到甚高頻時則變成了輻射天線。正是這種天線效應(yīng)，導(dǎo)致了信號串?dāng)_和電磁干擾（EMI）。由于導(dǎo)體中載流子與原子和晶粒的相互作用產(chǎn)生了電阻，隨著特性尺寸壓縮到0.5μm以下，集膚效應(yīng)使金屬表面電阻的下降比斷面電阻下降慢，而造成信號完整性損傷。由于獨(dú)立電壓過近的結(jié)構(gòu)而產(chǎn)生的電容效應(yīng)隨著布線間距的減小而增大，對信號的傳輸特性產(chǎn)生更大的潛在影響。由引線尺寸和返回路徑所決定的電感效應(yīng)，成為封裝和電路板設(shè)計(jì)主要關(guān)心的因素。當(dāng)IC尺寸低于0.5μm時，電感效應(yīng)就變得十分明顯。兩條平行走線間會存在明顯的互感，而一些噪聲會隨之耦合到邏輯電路中，導(dǎo)致信號呈現(xiàn)出與低頻設(shè)計(jì)中截然不同的現(xiàn)象。數(shù)字系統(tǒng)容忍信號完整性問題的能力是有限的，信號完整性問題達(dá)到一定程度就有可能使系統(tǒng)性能下降，甚至根本不工作。仿真試驗(yàn)結(jié)果證實(shí)，IC開關(guān)速度過高、端接元件的布局欠妥、電路的互連不合理等都會引起信號完整性問題。信號完整性主要包括反射、串?dāng)_、振蕩、地彈等。
　　信號反射
　　信號反射（reflection）即傳輸線上的回波。信號功率的一部分經(jīng)傳輸線傳給了負(fù)載，另一部分則向源端反射。在高速設(shè)計(jì)中，可以把導(dǎo)線等效為傳輸線，而不是集中參數(shù)電路中的導(dǎo)線，通過考察其在不同頻率下的阻抗，來研究其傳輸效應(yīng)。若邊沿速率高達(dá)1V/ns（即dV/dt），那么短于0.5英寸的導(dǎo)線就可以建成T型集中參數(shù)的RLC（或RC、LC）模型，并且由多個T型級聯(lián)組合成更長的傳輸線。為減小仿真的運(yùn)算量，也可建立連續(xù)傳輸線模型。如果阻抗匹配（源端阻抗、傳輸線阻抗與負(fù)載阻抗相等），反射就不會發(fā)生。反之，若負(fù)載阻抗與傳輸線阻抗失配會導(dǎo)致收端反射。布線的幾何形狀、不適當(dāng)?shù)亩私?、?jīng)過連接器的傳輸及電源平面不連續(xù)等因素均會導(dǎo)致信號反射。
　　信號過沖和下沖
　　信號過沖（overshoot）指信號跳變的第一個峰值（或谷值）超過規(guī)定值——對于上升沿是指最高電壓，而對于下降沿是指最低電壓。下沖（undershoot）指信號跳變的下一個谷值（或峰值）。信號過沖和下沖是由IC切換速率過高以及信號傳輸路徑反射引起的，在驅(qū)動器和接收器之間的多次反射會形成阻尼振蕩，若振蕩幅度超過IC的輸入切換門限，導(dǎo)致時鐘出錯或數(shù)據(jù)的錯誤接收，過大的過沖還可能造成IC內(nèi)部的元件過壓，甚至損壞。
　　信號串?dāng)_
　　信號串?dāng)_（cross-talk）是沒有電氣連接的信號線之間的感應(yīng)電壓和感應(yīng)電流產(chǎn)生的電磁耦合現(xiàn)象。這種耦合會使信號線起到天線的作用，其電容性耦合引發(fā)耦合電流，感性耦合引發(fā)耦合電壓，并且隨著時鐘速度的升高（導(dǎo)致邊沿速率升高）和設(shè)計(jì)尺寸的減小而加大。這是由于信號線上的交變信號電流通過時，會產(chǎn)生交變磁場，處于磁場中的其它信號線會感應(yīng)出信號電壓。在低頻段，導(dǎo)線間的耦合可以建立為耦合電容模型，在高頻段，可以建立為LC集中參數(shù)導(dǎo)線或傳輸線模型。PCB板層的參數(shù)、信號線間距、驅(qū)動端和接收端的電氣特性以及信號線端接方式對串?dāng)_都有一定的影響。
　　電磁干擾
　　電磁干擾與信號串?dāng)_相似，信號串?dāng)_是發(fā)生在PCB上的兩條傳輸線之間的耦合，電磁干擾是PCB上的傳輸線受到PCB外的輻射源（如測試探針或其它PCB板）的干擾。EMI建?？梢园褜?dǎo)線段視為偶極子天線處理。
　　信號振蕩和環(huán)繞
　　信號振蕩（ringing）和環(huán)繞（rounding）表現(xiàn)為信號反復(fù)出現(xiàn)過沖和下沖，在邏輯電平的門限上下抖動，振蕩呈欠阻尼狀態(tài)，而環(huán)繞呈過阻尼狀態(tài)。信號的振蕩和環(huán)繞主要是由傳輸線上過度的寄生電感和電容引起收端阻抗與源端均失配所造成的。同反射一樣，它們可以通過適當(dāng)?shù)亩私佑枰砸种啤Ｍǔ＃芷诿}沖信號包含豐富的高次諧波而容易發(fā)生信號完整性故障，如時鐘信號，更應(yīng)多加防范。
　　信號的遲延
　　信號遲延表明數(shù)據(jù)或時鐘信號沒有在規(guī)定的時間內(nèi)以一定的持續(xù)時間和幅度到達(dá)收端。IC只能按規(guī)定的時序接收數(shù)據(jù)，過多的信號遲延可能導(dǎo)致時序違背和功能的混亂。信號遲延是由驅(qū)動過載，走線過長的傳輸線效應(yīng)引起的。傳輸線上的等效電容、電感會對信號的數(shù)字切換產(chǎn)生時延，影響IC的建立時間和保持時間，時延過大時會導(dǎo)致IC無法正確判斷數(shù)據(jù)。
　　接地反彈與襯底耦合
　　接地反彈（Groundbounce）簡稱地彈，指由于電路中較大的電流涌動而在電源與地平面間產(chǎn)生大量噪聲的現(xiàn)象。如大量芯片同步切換時，會產(chǎn)生一個較大的瞬態(tài)電流從芯片與電源平面流過，芯片封裝與電源間的寄生電感、電容和電阻會引發(fā)電源噪聲，使得零電位平面上產(chǎn)生較大的電壓波動（可能高達(dá)2v），足以造成其它元器件的錯誤動作。由于地平面的分割（數(shù)字地、模擬地、屏蔽地等），可能引起數(shù)字信號走到模擬地區(qū)域時，產(chǎn)生地平面回流反彈。同樣電源平面分割，也可能出現(xiàn)同樣危害。負(fù)載容性的增大、阻性的減小、寄生參數(shù)的增大、切換速率增高以及同步切換數(shù)目的增加，均可能導(dǎo)致接地反彈增加。
　　同時，襯底耦合（Underlaycoupling）可能使設(shè)計(jì)面臨更大的挑戰(zhàn)。在硅片設(shè)計(jì)中，由于襯底和阱具有有限的電阻率，其上流過電流時會產(chǎn)生一定的壓降。而MOSFET管的閾電壓（開啟）取決于在柵區(qū)下面的襯底（或阱）的有效電壓，這意味著任何襯底電流不僅能越過MOSFET管的閾電壓，而且能越過邏輯門或時鐘電路的閾電壓，使設(shè)計(jì)很不可靠。隨著水平尺度與垂直尺度的下降，襯底和阱層的電阻增大，情況就變得更壞。