在與用戶的交流中，我們收獲了許多問題與建議：如何使用壓降分析或AC分析技術(shù)、如何改進(jìn)PCB設(shè)計流程、如何優(yōu)化去耦電容的使用等等……這些問題推動著我們不斷完善電源和信號完整性的設(shè)計。在這之中，有一個話題備受關(guān)注：我們的用戶紛紛表示現(xiàn)有的在設(shè)計周期后期發(fā)現(xiàn)問題再反復(fù)與PCB或IC封裝設(shè)計工程師多次溝通的方法是一大痛點(diǎn)。更糟糕的是，在某些情況下，該方法導(dǎo)致的設(shè)計周期的不可預(yù)測性嚴(yán)重?fù)p害了公司的利益。

在PCB設(shè)計領(lǐng)域，人們?nèi)找嬲J(rèn)識到約束驅(qū)動的設(shè)計流程的重要性。該流程旨在設(shè)計周期早期制定工作方針，并以此指導(dǎo)PCB設(shè)計人員的后續(xù)PCB設(shè)計工作。但是，這些約束主要適用于布線后的信號。而要求信號長度匹配、或信號保持一定間距的規(guī)則，才是滿足時序和信號完整性問題的關(guān)鍵。

想必大家都很熟悉傳統(tǒng)的電源完整性（PI）流程，大多數(shù)工程師都遵循單點(diǎn)工具的方法： 布線、運(yùn)行分析、在指導(dǎo)下修改設(shè)計、重新分析并找到更多問題……如此迭代下去。這樣的做法看似正確，卻總在最后交期的時刻讓人陷入兩難困境：要么計劃延期，要么在明知PI問題依然存在的情況下制作樣品。

同一個世界，同一種困境？

眼前是否就有康莊大道？

在Cadence，Allegro?和Sigrity?團(tuán)隊通力合作，共同鋪設(shè)PCB設(shè)計的康莊大道。我們相信，設(shè)計工程師、PCB設(shè)計人員和電源完整性工程師可以盡早地一起合作以發(fā)現(xiàn)PI問題。他們的合作可以從邏輯設(shè)計期間的器件選型開始，并持續(xù)到整個layout設(shè)計過程。當(dāng)PCB設(shè)計到達(dá)PI工程師手上時，許多初次PI檢測常見的問題已經(jīng)被解決。由此節(jié)省下來的時間，使PI工程師得以集中精力攻克性能和成本優(yōu)化的問題，為團(tuán)隊大幅縮短設(shè)計周期。當(dāng)交期來臨時，設(shè)計團(tuán)隊可以有效交付高性價比的設(shè)計，節(jié)約設(shè)計成本的同時幫助部門獲取盈利。

你將看到來自同一公司的兩個不同的設(shè)計團(tuán)隊。一個使用傳統(tǒng)的單點(diǎn)工具工作方法，另一個則運(yùn)用集成一體的Cadence Allegro Sigrity流程。如果你是設(shè)計工程師、PCB設(shè)計工程師、電源完整性工程師或設(shè)計團(tuán)隊經(jīng)理，你將會在該視頻中看到熟悉的情景與問題。更重要的是，你將看到如何使用Cadence的基于團(tuán)隊的PCB PI解決方案來應(yīng)對這些挑戰(zhàn)。