ADS921x 是一系列 18 位、高速、雙通道、同步采樣、模數轉換器 （ADC），帶有用于 ADC 輸入的集成驅動器。集成的ADC驅動器簡化了信號鏈，降低了精密應用的功耗，并支持超過1MHz的高頻信號。由于不需要外部去耦電容，集成ADC基準電壓緩沖器針對寬帶寬應用進行了優化。

ADS921x 使用串行 LVDS （SLVDS） 數據接口，可實現高速數字通信，同時最大限度地降低數字開關噪聲。使用每個ADC通道的單獨SLVDS輸出或兩個ADC通道的一個SLVDS輸出讀取雙通道ADC數據。
*附件：ads9217.pdf

特性

• 高速低功耗：
  • ADS9219：20MSPS/通道，230mW/通道
  • ADS9218：10MSPS/通道，146mW/通道
  • ADS9217：5MSPS/通道，95mW/通道
• 2 通道，同時采樣
• 功能集成：
  • 集成ADC驅動器
  • 集成精密參考
  • 共模電壓輸出緩沖器
• 高性能：
  • 18 位無缺失碼
  • INL：±1LSB，DNL：±0.75LSB
  • 信噪比：95.5dB和104.5dB信噪比，OSR = 16
• 寬輸入帶寬 （–3dB）：
  • ADS9219和ADS9218：90MHz
  • ADS9217：45MHz
• 串行LVDS接口：
  • SDR 和 DDR 輸出模式
  • 同步時鐘和數據輸出
• 擴展工作范圍：–40°C 至 +125°C

參數

方框圖

一、產品基礎信息與核心差異對比

ADS9217、ADS9218、ADS9219 同屬 ADS921x 系列，核心架構均為雙通道同步采樣 SAR ADC，共享集成 ADC 驅動、精密基準等特性，主要差異體現在采樣速率與功耗，具體參數對比如下：

二、關鍵功能特性詳解

1. 模擬輸入與基準電路配置

1.1 模擬輸入特性

• 輸入類型 ：支持 AC 耦合與 DC 耦合差分輸入，需確保輸入共模電壓與 VCMOUT 引腳電壓匹配，VCMOUT 典型值為 2.385V（ADS9217）、2.410V（ADS9218）、2.460V（ADS9219），共模輸入范圍圍繞 VCMOUT 波動 ±70mV。
• 輸入參數 ：輸入偏置電流典型值 0.1nA，溫度漂移 0.1nA/°C；輸入采樣電容 22pF，等效輸入網絡含 2Ω 與 0.6Ω 匹配電阻（如圖 7-1 等效輸入網絡所示）。
• 通道隔離 ：通道間隔離度達 120dB（2kHz 輸入），有效抑制通道串擾。

1.2 基準電壓配置

• 內部基準 ：默認啟用 4.096V 內部基準，溫度漂移 6-20ppm/°C，需在 REFIO 引腳外接 10μF 陶瓷去耦電容以濾除噪聲，REFM 引腳需連接至地。
• 外部基準 ：可通過兩種方式啟用外部基準：一是配置 SPI（SPI_EN=1），寫入 PD_REF=1b（寄存器 0xC1，Bank1）；二是設置 SPI_EN=0，將 SDI/EXTREF 引腳拉低，外部基準電壓范圍需為 4.076V-4.116V。

2. 數據處理與接口功能設計

2.1 數據平均（Decimation）功能

• 平均模式 ：支持 2、4、8、16 樣本平均，平均使能后輸出速率按對應倍數降低（如 ADS9219 用 16 樣本平均時，輸出速率降至 1.25MSPS / 通道），且 SNR 隨平均倍數提升，OSR=16 時 SNR 可達 104.8dBFS。
• 配置方式 ：需通過多寄存器協同配置，包括 OSR_EN（0x0D [6]，使能平均）、OSR（0x0D [5:2]，選擇平均倍數）、OSR_CLK（0xC0 [9:7]，時鐘配置），同時 SMPL_SYNC 引腳可同步多器件的平均濾波復位。
• 數據輸出特性 ：平均后初始輸出 N 個無效數據，后續輸出平均結果（如圖 7-4 數據輸出時序所示）。

2.2 數字下變頻器（DDC）

• 核心構成 ：集成 24 位數控振蕩器（NCO）與數字混頻器，每個通道可輸出 48 位 I/Q 數據（24 位 I+24 位 Q），NCO 為雙通道共享。
• NCO 配置 ：NCO 頻率通過 NCO_FREQUENCY 寄存器（0xFD、0xFE）配置，公式為fNCO ? =224fSMP L _CLK? ? ×(NCOFREQUENC Y [ 23 : 0 ] ? &0xFFFF 0 )；初始相位通過 NCO_PHASE 寄存器（0xFC、0xFD）配置，支持 0、π、2π 三種初始相位，可通過 SMPL_SYNC 引腳復位相位。
• 抽取配置 ：支持 2、4、8、16 倍抽取，需配合數據平均功能，抽取倍數通過 OSR 寄存器（0x0D [5:2]）設置，同時需配置 OSR_INIT1（0xC0 [11:10]）、OSR_INIT2（0xC4 [5:4]）等初始化寄存器。

2.3 LVDS 數據接口

• 接口模式 ：支持 1 lane（單通道輸出雙路數據）與 2 lane（雙通道分別輸出）兩種 lanes 配置，數據幀寬可選 20 位或 24 位（默認 24 位），數據速率支持 SDR（單數據率）與 DDR（雙數據率）。
• 時鐘計算 ：數據時鐘（DCLK）頻率由采樣時鐘（SMPL_CLK）、lanes 數量、幀寬與速率決定，公式為，例如 2 lane、24 位 DDR 模式下，DCLK=12×SMPL_CLK（ADS9219 滿速時 DCLK=240MHz）。
• 信號匹配 ：LVDS 差分對（如 DCLKP/DCLKM、DOUTAP/DOUTAM）需在接收端靠近器件處接 100Ω 匹配電阻，確保信號完整性。

3. 特殊功能模塊說明

3.1 溫度傳感器

• 性能指標 ：10 位精度，溫度測量范圍覆蓋器件工作溫度區間，需通過固定寄存器序列讀取：
  1. 向 Bank1 的 0x90 寄存器寫入 0x4000，加載溫度數據至 0x91 寄存器；
  2. 讀取 Bank1 的 0x91 寄存器，獲取 10 位溫度數據；
  3. 向 Bank1 的 0x90 寄存器寫入 0x0000，完成讀取。
• 溫度計算 ：通過公式轉換為實際溫度值。

3.2 數據隨機化功能

• 功能作用 ：啟用后 ADC 輸出與偽隨機序列（PRBS）或 ADC 轉換結果 LSB 進行異或操作，減少數據傳輸過程中地彈噪聲對模擬性能的干擾，尤其適用于 PCB 布局難以優化的場景。
• 配置方式 ：通過 XOR_EN（0x12 [3]，使能異或）、XOR_MODE（0xFB [2]，選擇異或對象）配置，默認使用 PRBS 異或，可切換為 LSB 異或。

3.3 測試模式

• 模式類型 ：支持三種測試圖案，用于接口調試與鏈路驗證：
  1. 固定模式：輸出 TP0_A/TP0_B 寄存器（0x14/0x19）定義的固定值；
  2. 數字斜坡：輸出隨 RAMP_INC_A/RAMP_INC_B（0x13 [7:4]/0x18 [7:4]）配置遞增的斜坡信號，遞增步長為 N+1（N 為寄存器配置值）；
  3. 交替模式：交替輸出 TP0_A/TP1_A、TP0_B/TP1_B 寄存器（0x14/0x15、0x19/0x1A）定義的值。
• 啟用方式 ：通過 TP_EN_A/TP_EN_B（0x13 [1]/0x18 [1]，使能測試模式）、TP_MODE_A/TP_MODE_B（0x13 [3:2]/0x18 [3:2]，選擇模式類型）配置。

三、電氣規格詳情（典型值，TA=25°C，AVDD_5V=5V，VDD_1V8=1.8V）

3.1 供電與電流特性

3.2 AC 性能指標

3.3 數字接口電氣特性

四、寄存器配置體系

器件包含 3 個寄存器組（Bank 0/1/2），共定義數十個配置寄存器，關鍵寄存器功能分類如下：

4.1 Bank 0：基礎配置寄存器

4.2 Bank 1：功能配置寄存器

4.3 Bank 2：時鐘配置寄存器

五、應用設計與布局建議

5.1 典型應用場景

該系列 ADC 主要面向高精度、高 - speed 數據采集場景，包括：

• 功率分析儀：雙通道同步采樣電壓、電流信號，計算功率參數
• 源測量單元（SMU）：高精度測量電壓、電流輸出與反饋信號
• 船用設備：抗惡劣環境的高精度數據采集
• 伺服驅動器位置反饋：同步采集位置與速度信號
• 直流電源、交流源、電子負載：監測輸入 / 輸出電壓、電流信號

5.2 應用電路設計

5.2.1 ≤20kHz 帶寬 DAQ 電路

• 核心器件 ：采用雙通道全差分放大器 THS4552 驅動 ADC，THS4552 增益可通過 RFB 電阻配置（RFB=1kΩ 時增益 = 1，RFB=4.02kΩ 時增益 = 4）。
• 關鍵參數 ：SNR≥92dB，THD≤-110dB，需在放大器輸出端串聯 270pF 電容與 ADC 輸入匹配。
• 電路結構 ：單端 / 差分信號經 THS4552 放大后，分別輸入 ADC 的 AINAP/AINAM（通道 A）與 AINBP/AINBM（通道 B），VCMOUT 引腳提供共模電壓參考。

5.2.2 ≤100kHz 帶寬 DAQ 電路

• 核心器件 ：同樣采用 THS4552 驅動，新增 47pF 補償電容優化高頻性能。
• 關鍵參數 ：SNR≥91dB，THD≤-110dB，ADC 輸入端需保留 270pF 匹配電容，確保信號完整性。

5.2.3 ≤1MHz 帶寬 DAQ 電路

• 核心器件 ：選用高帶寬全差分放大器 THS4541（850MHz 帶寬），適配 ADC 90MHz 輸入帶寬需求。
• 關鍵參數 ：SNR≥80dB，THD≤-100dB，電路中需添加 22pF 匹配電容與 50Ω 終端電阻，抑制高頻反射。

5.3 電源與布局設計要點

5.3.1 電源去耦設計

• 供電體系 ：包含 AVDD_5V（模擬電源，引腳 1、10）與 VDD_1V8（數字與模擬輔助電源，引腳 13、14、35-37），需獨立供電。
• 去耦配置 ：AVDD_5V 引腳需并聯 1μF+0.1μF 陶瓷電容，VDD_1V8 引腳同樣并聯 1μF+0.1μF 陶瓷電容，所有電容需靠近引腳布局，避免過孔，減少寄生電感。

5.3.2 PCB 布局準則

• 分區布局 ：將模擬部分（AINx、REFIO、VCMOUT）與數字部分（LVDS 接口、SPI 接口）嚴格分區，避免數字線穿越模擬區域。
• 接地處理 ：暴露熱焊盤（Thermal Pad）必須接地，REFM 引腳與 GND 需短路徑連接，采用獨立接地平面，減少地彈噪聲。
• 差分對布線 ：LVDS 差分對（如 DCLKP/DCLKM、DOUTAP/DOUTAM）需等長布線，長度差控制在 5mil 以內，且遠離電源噪聲源。
• 基準防護 ：REFIO 引腳的 10μF 去耦電容需靠近器件，避免與數字信號平行布線，減少干擾。