Part.1

引言

工程師朋友們注意啦！今天要給大家安利一項FPGA領域的黑科技——西安智多晶微電子推出的LLCR（LVDS Local Clock Receiving）技術，使用本地PLL產生高速時鐘，通過相位跟蹤，對接收的LVDS信號進行實時跟蹤，實現LVDS數據接收。

在PLL資源較少、多攝像頭、多通道ADC及車載顯示等需要高帶寬、低資源的應用場景，LLCR技術通過單PLL動態相位跟蹤，接收多路LVDS數據，省去隨路時鐘，最高節省50%以上時鐘資源。

Part.2

LLCR原理

LLCR是通過控制PLL進行動態相位調整實現對高速數據的跟蹤，通過對接收數據P端和N端數據是否滿足P=!N進行判決，對PLL進行增加或減少延遲操作，使PLL對應輸出的時鐘跟隨接收數據，實現對LVDS數據的接收。

核心原理?：

?動態相位跟蹤?：通過PLL的動態相位調整功能，使本地產生的時鐘能實時追蹤輸入LVDS數據的相位變化

?智能邊界鎖定?：利用LVDS差分信號的P=!N特性，自動尋找N端數據的右邊界作為穩定采樣點

?資源優化?：單PLL可接收多路非同源數據，相比傳統方案節省50%時鐘資源

技術亮點?：

?高帶寬?：最高可達900 Mbps穩定傳輸

?多模式兼容?：適配X1/X2/X4/X5及7:1等多種數據傳輸比率

?強魯棒性?：支持鏈路中斷后自動重新跟蹤恢復

較少資源消耗：FPGA資源約50 LUT

Part.3

LLCR關鍵技術實現

相位動態調整機制：

PLL動態相位調整，通過PHASE_SEL[1:0]、PHASEDIR、PHASESTEP控制信號實現：

相位選擇?：可動態切換PLL的CLKOP/CLKOS/CLKOS2/CLKOS3四路輸出時鐘

?方向控制?：PHASEDIR=0增加延遲，PHASEDIR=1減少延遲

?步進調節?：每個PHASESTEP脈沖實現VCO相位的1/(8*FVCO)微調

智能數據判決系統：

邊界檢測?：通過xsIDDRSA模塊將串行數據轉化為并行數據后，實時檢測P/N端信號關系

?動態補償?：當P=!N時增加延遲，不滿足時減少延遲，使時鐘穩定在N端右邊界

?抗干擾設計?：采用統計計數方式判定信號狀態，避免瞬時干擾導致誤判

Part.4

典型應用場景

（1）LLCR跟蹤一路數據

發送板卡發送LVDS 7:1數據，1路隨路時鐘和8路數據信號。接收端使用本地時鐘產生高速時鐘，通過LLCR IP跟蹤數據，接收數據。

LVDS的隨路時鐘信號（黃色）和本地PLL產生信號（紫色），由于兩個時鐘不同源，兩個時鐘存在頻偏和相位抖動等問題，隨路信號（黃色）穩定時，本地PLL產生信號（紫色）隨機抖動，兩個信號無法同步，無法進行LVDS接收。

開啟LLCR功能后，隨路時鐘信號（黃色）和LLCR控制PLL產生的本地信號（紫色）保持同步，解決兩個時鐘存在頻偏和相位抖動等問題，可以完成LVDS接收。

（2）LLCR功能擴展

LLCR同時可以作為時鐘控制模塊配合LVDS接收模塊一起使用，對接收的LVDS數據進行延遲調整。LLCR僅對隨路時鐘進行接收，根據隨路時鐘對本地產生的PLL輸出高速時鐘進行調整，將本地產生高速時鐘連接LVDS 1：7模塊，通過LVDS 1：7模塊將串行高速數據轉化為并行數據。在保留LLCR本地時鐘跟隨的功能下，可以對LVDS接收模塊數據單獨延遲，極大豐富了LLCR的功能。

（3）LLCR跟蹤兩路數據

發送板卡發送LVDS 7:1數據，1路低速時鐘和4路數據信號，和不同源的1路低速時鐘和4路數據信號，共兩組LVDS。

接收端均使用本地時鐘上PLL產生CLKOS和CLKOS2兩路高速時鐘，使用兩個LLCR分別跟蹤兩組數據，通過MUX模塊將兩組PLL控制信號組合。作用于PLL對輸出的兩路高速時鐘相位進行調整，僅使用一個PLL接收兩組不同源的LVDS數據，PLL資源減少50%。

Part.5

結論

LLCR技術在FPGA的LVDS接收中減少PLL資源提供支持，本文基于西安智多晶微電子有限公司提供的《UG00079_LLCR_IP用戶指南》文檔編寫，可在智多晶微電子有限公司官網進行查閱。希望本文能對您在FPGA設計和開發中有所幫助。對LLCR在FPGA中的使用有疑問，歡迎咨詢西安智多晶微電子有限公司的技術支持團隊！