概述
AD9571具有多路輸出時鐘發(fā)生器功能，內(nèi)置專用PLL內(nèi)核，針對以太網(wǎng)線路卡應(yīng)用進(jìn)行了優(yōu)化。整數(shù)N PLL設(shè)計基于ADI公司成熟的高性能、低抖動頻率合成器產(chǎn)品系列，確保實現(xiàn)較高的網(wǎng)絡(luò)性能。這款器件也適合相位噪聲和抖動要求嚴(yán)格的其它應(yīng)用。

PLL部分由低噪聲鑒頻鑒相器（PFD）、精密電荷泵（CP）、低相位噪聲電壓控制振蕩器（VCO）和預(yù)編程反饋分頻器與輸出分頻器組成。通過將外部晶振或基準(zhǔn)時鐘連接至REFCLK引腳，可將最高達(dá)156.25 MHz的頻率鎖定至輸入基準(zhǔn)。

每個輸出分頻器和反饋分頻器分頻比都針對要求的輸出速率進(jìn)行預(yù)編程。無需外部環(huán)路濾波器元件，從而節(jié)約了寶貴的設(shè)計時間和電路板空間。

AD9571提供40引腳6 mm × 6 mm引腳架構(gòu)芯片級封裝，采用3.3 V單電源供電。工作溫度范圍為?40°C至+85°C。
數(shù)據(jù)表：*附件：AD9571以太網(wǎng)時鐘發(fā)生器，10路時鐘輸出技術(shù)手冊.pdf
特性

• • 完全集成VCO/PLL內(nèi)核
    156.25 MHz時，抖動值：0.17 ps均方根值（1.875 MHz至20 MHz）
    125 MHz時，抖動值：0.41 ps均方根值（12 kHz至20 MHz）
    輸入晶振或時鐘頻率：25 MHz
• 針對156.25 MHz、33.33 MHz、100 MHz和125 MHz預(yù)設(shè)分頻比
• 可選LVPECL或LVDS輸出格式
• 集成環(huán)路濾波器
• 6路基準(zhǔn)時鐘輸出
• 速率通過綁定引腳配置
• 節(jié)省空間的6 mm × 6 mm、40引腳LFCSP封裝
• 功耗：0.48 W（LVDS工作模式）
• 欲了解更多特性，請參考數(shù)據(jù)手冊

框圖

框圖

總體描述

AD9571提供多輸出時鐘發(fā)生器功能，其專用的鎖相環(huán)（PLL）核心針對以太網(wǎng)線路卡應(yīng)用進(jìn)行了優(yōu)化。獨特的N分頻PLL設(shè)計基于亞德諾半導(dǎo)體公司的技術(shù)，集成了高性能、低抖動頻率合成器，以最大化網(wǎng)絡(luò)性能。其他對相位噪聲和抖動要求嚴(yán)苛的應(yīng)用也能從此設(shè)計中受益。

PLL部分由低噪聲鑒頻鑒相器（PFD）、精密電荷泵（CP）、低壓擺幅電壓控制振蕩器（VCO）以及預(yù)編程的反饋分頻器和輸出分頻器組成。通過將外部晶體或參考時鐘連接到REFCLK引腳，高達(dá)156.25MHz的頻率可與輸入?yún)⒖碱l率鎖定。

每個輸出分頻器和反饋分頻器的比例都針對所需的輸出速率進(jìn)行了預(yù)編程。無需外部環(huán)路濾波器組件，從而節(jié)省了寶貴的設(shè)計時間和電路板空間。

AD9571采用40引腳、6mm×6mm引線框架芯片級封裝，可在-40°C至85°C的單一溫度范圍內(nèi)工作。

時序圖

引腳配置描述

典型性能特征

操作理論
圖11展示了AD9571的框圖。該芯片由一個PLL核心組成，其被配置為生成以太網(wǎng)應(yīng)用所需的特定時鐘頻率，無需任何用戶編程。這基于亞德諾半導(dǎo)體成熟的合成器技術(shù)，以卓越的相位噪聲性能著稱。AD9571集成度高，包含環(huán)路濾波器、電源噪聲抑制調(diào)節(jié)器，以及所有必要的分頻器和多種輸出緩沖器格式，還帶有一個晶體振蕩器。用戶只需選擇一個25MHz參考時鐘或外部晶體，即可實現(xiàn)完整的線路卡時鐘解決方案，無需任何處理器干預(yù)。此外，還提供六個25MHz參考時鐘源。