來源： 晶上世界

無論是人工智能深度學習、大數據實時分析，還是超算中心的復雜模擬，都對芯片算力提出了前所未有的需求。大算力時代，如何駕馭數據洪流？中國科學院計算技術研究所韓銀和研究員為我們揭示了未來十年內芯片算力提升的核心動力。

議題一：

算力困局如何突圍？

韓銀和研究員：

現有的高性能計算架構正遭遇算力瓶頸。目前全球頂級的高性能計算系統，由美國橡樹嶺國家實驗室基于HPE Cray EX235a架構研發的超級計算機Frontier，其算力雖已達到約1.69E FLOPS的峰值，卻依然難以滿足日益增長的算力需求。而更嚴峻的是，現有架構在光罩尺寸和技術限制的雙重束縛下，算力提升的空間已愈發有限，估算中的算力極限也不過約10E FLOPS。

現階段，算力需求正以超摩爾定律的速度增長，而芯片的摩爾定律增長卻逐漸放緩。這種供需之間的矛盾，正是當前高性能計算架構面臨算力危機的根本原因。根據芯片算力公式分析，單晶體管算力增長相對穩定，晶體管密度和芯片面積是主導芯片算力變化的兩個因素。以往芯片性能增長主要依賴于尺寸縮放，未來芯片性能增長范式會發生變化，主要變量將從尺寸縮放切換到面積縮放。

然而，芯片的面積擴展因受限于光罩尺寸、良率等制約無法持續擴展。為了突破面積墻的限制，業界提出大芯片概念，是指面積大于一個光罩制造尺寸，采用半導體技術制造集成的芯片。它將成為未來十年內驅動算力提升的主要動力。

議題二：

大芯片的技術實現思路

韓銀和研究員：

大芯片有兩種技術思路。一種是美國Cerebras公司將整個晶圓作為一個芯片，用平面集成工藝制成WSE系列晶圓級大芯片。另一種則是我們提出的芯粒集成大芯片，是指先將晶體管集成制造為特定功能的芯粒（Chiplet），再按照應用需求將芯粒通過半導體技術集成制造為芯片。它將成為尺寸微縮、新器件新材料革新以外芯片性能提升的第三條路徑。

用芯粒集成的方法制作大芯片具備以下幾點優勢：

突破單芯片光刻面積瓶頸

突破工藝制約，可利用自主低世代集成電路工藝實現跨越1-2個工藝節點的高端芯片性能

突破設計周期瓶頸，可通過模塊化的組合進行快速設計和集成

議題三：

集成芯片的發展現狀

韓銀和研究員：

國際上先后推出了很多項目及法案支持集成芯片的發展，例如美國DARPA的CHIPS專項（2016年）、3DSoC 專項（2018年）和SHIP專項（2019年）；美國白宮發布的《芯片與科學法案》（2022年）、歐盟理事會發布的《歐盟芯片法案》（2023年）等。

國內同樣高度重視集成芯片的技術布局。2023年7月，國家自然科學基金委發布《集成芯片前沿技術科學基礎重大研究計劃》，對大規模芯粒集成的數學基礎、科學信息關鍵技術以及工藝集成物理理論等領域展開針對性攻關。

現階段，全球市場上也已經有一些運用該技術思路的產品面世，例如英偉達的A100、華為的鯤鵬920、特斯拉的Dojo等。未來，集成芯片技術將成為高性能芯片的必然選擇，而且會不斷追求更多種類和數量的芯粒集成。

議題四：

中科院計算所

在集成芯片領域的技術探索

韓銀和研究員：

作為中國芯片技術創新的先鋒，中科院計算所攜手之江實驗室開發的之江大芯片一號，設計目標就是針對RISC-V處理器，設計64個Chiplet集成的芯片。同時，在體系結構創新角度，團隊通過UMA+NUMA+Cluster體系結構和集成設計的協同創新，探索以成熟可控的晶體管工藝，實現高性能芯片的技術途徑。

在這過程中，我們分析了大規模芯粒集成存在的問題，希望通過技術研究去彌合芯粒技術帶來的負面損失。例如芯粒分解再組合互連會增加通信延遲和能耗開銷，在同等計算規模下，芯粒集成系統比單芯片計算延遲高，當計算規模增大時，芯粒集成系統和單芯片計算延遲的差距也會隨之擴大，我們稱之為“芯粒稅”問題。為此，計算所在嘗試針對性探索更優的互連設計方案。現階段，我們正在開展之江大芯片二代的研制工作，二代芯片將采用更高性能的處理器，并在體系架構上做更多創新，破解大規模集成、開放性互連面臨的技術難點。

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審核編輯 黃宇