怎樣減少路徑上的LUT個(gè)數(shù)使速度更快呢？
對(duì)FPGA設(shè)計(jì)而言如果想速度更快則應(yīng)當(dāng)努力減少路徑上LUT的個(gè)數(shù)，而不是邏輯級(jí)數(shù)。如果想面積更小則應(yīng)當(dāng)努力減少LUT的個(gè)數(shù)而不是邏輯門(mén)數(shù)。
如下圖：
采用圖a結(jié)構(gòu)，我們知道一個(gè)LUT只有一個(gè)輸出，因此前面的2輸入與門(mén)要占用一個(gè)LUT 后面的2個(gè)三輸入或門(mén)要各占用一個(gè)LUT 總共占用3個(gè)LUT LUT級(jí)數(shù)是2級(jí)。
采用圖b結(jié)構(gòu)，其實(shí)現(xiàn)結(jié)果等效于圖a結(jié)構(gòu)，雖然增加了一個(gè)2輸入與門(mén)并且邏輯級(jí)數(shù)與圖a一樣也是2級(jí)但我們根據(jù)LUT特點(diǎn)它只占用2個(gè)LUT：
2輸入與門(mén)和3輸入或門(mén)由一個(gè)LUT實(shí)現(xiàn)LUT級(jí)數(shù)只有1級(jí)，這就是一個(gè)門(mén)數(shù)增加邏輯級(jí)數(shù)未變但資源占用減少速度更快典型案例
審核編輯：劉清
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原文標(biāo)題：【FPGA】減少路徑上的LUT個(gè)數(shù)使速度更快
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