淺析clock gating模塊電路結構
ICG（integrated latch clock gate）就是一個gating時鐘的模塊，通過使能信號能夠關閉時鐘。常用場景：低功耗狀態下，關閉部分時鐘源；無毛刺時鐘動態切換等。
如圖所示為一款ICG電路結構圖，輸入時鐘為CK，輸出時鐘為ECK，E為使能信號，E為0表示關閉時鐘，ECK輸出為0。
結合波形圖和電路結構圖，可以看到：
當CK為0時，ECK 恒定為0， q值為E：如果E為1，則q為1，如果E為0，則q為0。
當CK為1時，ECK 恒定為q(n)，即對應的上一次CK為0時，鎖存的E值。 因此最終的效果就是，只要E配置成了0，那么ECK會在CK的下降沿跳變成0，隨后只要E保持為0，那么ECK一直為0。 當E從0跳變成1時，ECK會在CK的下一個上升沿跳變成1.
NOTE: 建議先將E輸入信號同步到CK時鐘域，這樣E的跳變會發生在CK上升沿附近，因此在CK處于低電平時，E已穩定，有足夠的時間驅動q值，使q達到標準電壓閾值，而不是介于0/1之間的電壓，從而保證了ECK的驅動能力。
審核編輯：劉清
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原文標題：clock gating 模塊電路結構
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