作者：Brandon Lewis，Saumitra Jagdale

RISC-V被稱為開放標準指令集架構（ISA），其基本指令已被凍結以最大程度地降低復雜性。但最近，它添加了廣泛的自定義擴展和增強功能，使其在構建特定應用的系統的SoC設計人員中越來越受歡迎。

這些架構中采用的定制功能通常通過硬件/軟件協同設計策略得到增強，該策略優化軟件以最大限度地提高RISC-V處理器IP的專用功能。

但是，無論系統是否在硬件/軟件協同設計環境中開發，構建穩定的SoC設計和驗證流程的過程仍然涉及大量的設置和耗時的手動更改。研究估計，SoC 驗證消耗了 SoC 設計總時間和成本的 50-80%，而且使用 RISC-V 處理器的驗證工程師比 Arm SoC 有更多的工作，因為 CPU 本身以及任何定制也必須進行驗證。

“開源IP的日益普及也有助于團隊的增長，作為SoC項目初始階段的傳入質量檢查，”硬件設計驗證，RISC-V處理器模型和軟件仿真虛擬原型提供商Imperas最近的一份聲明中寫道。“此外，修改或擴展基本核心功能的設計選項將從一開始就取決于有效的設計驗證框架。

圍繞可定制的RISC-V IP規范化驗證

事實上，隨著RISC-V的成熟，越來越多的設計團隊選擇“修改或擴展基本核心功能”，以至于RISC-V基金會組織了特殊興趣小組，為目標用例規范擴展功能集。這些工作組可以在下圖的左側看到，自該表在春季發布以來，其中許多工作組已從待定狀態轉變為活動狀態。

作為回應，ImperasDV工具正在尋求通過與當前UVM SystemVerilog技術兼容的“黃金參考模型”來簡化RISC-V SoC設計驗證過程。它具有具有鎖步比較設計驗證方法的環境，允許在Verilog或SystemVerilog中編程的被測器件（DUT）運行和構建裝配級程序。這有助于解決異步事件，從而在發現錯誤時減少調試分析時間。

該工具的主要組件是：

指令測試生成器

RTL 被測器子系統

功能覆蓋率測量

測試臺/線束

因佩拉斯DV子系統

該工具的信封可容納整個 RISC-V ISA，包括特權操作模式，并與最新的 Vector、DSP/SIMD、Bitmanip 和加密（標量）擴展兼容。從架構的角度來看，ImperasDV提供了一個支持RISC-V驗證接口（RVVI）標準的驗證環境。這簡化了客戶 RTL、參考模型和測試平臺之間的集成。

如前所述，該集成有助于復雜超標量管道的鎖步和比較驗證，并且該平臺可以容納多個硬件線程和無序的完整指令。Imperas的黃金參考模型確保平臺評估的操作數據正確執行，即使是跨不同版本，這要歸功于對特定修訂的可配置版本控制支持。

開源協同設計現在開始

ImperasDV RISC-V驗證工具鏈已被許多半導體行業領先的RISC-V供應商采用，其中一些供應商已經擁有工作硅原型，目前正在研究第二代設計。其中包括Codasip，EM Microelectronics（Swatch），NSITEXE（Denso），Nvidia Networking （Mellanox），OpenHW Group，MIPS Technology，Seagate Technology，Silicon Labs和Valtrix Systems，以及其他尚未公開的公司。

當然，我們還沒有解決硬件/軟件協同設計等式的另一面：嵌入式軟件開發。在這里，Imperas還通過建模和仿真解決方案加快設計周期，只有這些解決方案基于開源開放虛擬平臺（OVP）模型。

該公司的riscvOVPsim指令集模擬器（ISS）允許以高達1，000 MIPS的速度開發和調試針對RISC-V處理器目標的代碼。它利用Imperas的OVP快速處理器模型庫來提供指令精確的單核RISC-V配置和變體，甚至被RISC-V基金會的合規性框架和測試套件使用。

最重要的是，riscvOVPsim可以從GitHub免費下載，并且可以在www.ovpworld.org/riscvOVPsimPlus 找到包含新RISC-V矢量擴展的增強測試套件。

riscvOVPsim 的可用升級包括虛擬平臺開發和仿真、多核軟件開發、可擴展平臺套件以及多處理器主機 （MPonMP） 加速軟件上的 QuantumLeap 多處理器目標。

Imperas產品組合以及來自快速發展的RISC-V生態系統的其他工具，足以讓您立即開始自己的開放式處理器設計。

審核編輯：郭婷