近日，Cadence Design Systems宣布，其 PHY 和控制器 IP 用于 TSMC N7、N6 和 N5 工藝中的 PCI Express? （PCIe?） 5.0 規范技術已在 4 月舉行的業界首個 PCIe 5.0 規范合規性活動中通過了 PCI-SIG? 的認證測試。本次測試認證所使用測試儀器，正是來自VIAVI公司PCIe 5.0分析儀 Xigig。

Cadence? 解決方案經過充分測試，符合 PCIe 5.0 技術 32GT/s 的全速要求。該合規計劃為設計人員提供了測試程序，以評估其片上系統 （SoC） 設計上的 PCIe 5.0 接口是否按預期運行。

適用于 PCIe 5.0 技術的 Cadence IP 由 PHY、配套控制器和驗證 IP （VIP） 組成，針對超高帶寬超大規模計算、網絡和存儲應用的 SoC 設計。借助適用于 PCIe 5.0 架構的 Cadence PHY 和控制器子系統，客戶可以設計出極其節能的 SoC，同時加快產品上市時間。

臺積電公司基礎設施設計管理部

副總裁 Suk Lee 表示：

“我們很高興 Cadence 認證臺積電具備先進工藝、全面的 IP 系列符合的 PCIe 5.0 協議。” “我們與 Cadence 的持續密切合作正在幫助我們共同的客戶滿足嚴格的功率和性能要求，并通過受益于臺積電先進技術的領先設計解決方案加速芯片創新。”

Cadence 公司副總裁兼

IP 集團總經理 Sanjive Agarwala 表示：

“Cadence 的 PCIe 5.0 認證 PHY 和控制器 IP 經我們的客戶驗證是市場上最低的功耗，使他們能夠開發出極低能效的 SoC。通過我們的多通道片上子系統解決方案，我們的客戶可以看到在與其目標應用相匹配的外形尺寸中實現了 IP 合規性。”

VIAVI 實驗室與生產業務部高級副總裁兼

總經理 Tom Fawcett 表示：

“與之前的測試一致，Cadence 針對 PCIe 5.0 規范的 PHY 和控制器測試芯片在我們的 Xgig 訓練器和分析儀平臺上的合規性測試中表現出強大的性能。Cadence 在高帶寬超大規模 SoC IP 方面處于領先地位，他們在 PCI-SIG 合規活動中的成功記錄明確表明他們對其解決方案和整個技術的持續信心。”

英特爾公司技術創新總監

Jim Pappas 表示：

“英特爾致力于通過開放的 PCI Express 標準進行全行業的創新和嚴格的兼容性測試。Cadence 最新的 PHY 和控制器 IP 展示了他們對 PCIe 5.0 性能和與我們的第 12 代英特爾酷睿和第 4 代英特爾至強可擴展平臺互操作性的承諾。”

PCI-SIG 總裁兼主席 Al Yens 表示：

“作為 PCI-SIG 的長期成員，Cadence 在 PCIe 技術的進步中發揮著重要作用。通過參與合規計劃，Cadence 正在幫助推動 PCIe 架構的持續采用。”

適用于 PCIe 5.0 架構的 Cadence IP 支持公司的 Intelligent System Design? 戰略，可實現卓越的高級節點 SoC 設計。適用于臺積電 N7、N6 和 N5 工藝技術的 PCIe 5.0 設計套件現已提供許可和交付。Cadence 在 TSMC 先進工藝中的全面設計 IP 解決方案組合還包括 112G、56G、die-to-die （D2D） 和高級存儲器 IP 解決方案。