將多個數字信號處理 （DSP） 模塊、寬帶數模轉換器 （DAC） 和寬帶模數轉換器 （ADC） 集成在單個單片芯片中，現在可以將耗電的 FPGA 資源卸載到允許更小尺寸、更低功耗、增加通道數的平臺，能夠以比以前更高的速率進行采樣。除了這項新功能之外，這些集成電路 （IC） 中還配備了新穎的多芯片同步 （MCS） 算法，允許用戶在為系統供電或以其他方式對系統進行軟件修改時為所有通道實現已知（確定性）相位。因此，這個確定性階段簡化了更廣泛的系統級校準算法，這些算法需要在連接到這些 IC 的前端網絡的輸出或輸入處實現所有通道的同步。本文介紹了在使用由多個數字化儀 IC、時鐘源和數字接口組成的 16 通道接收器/發送器平臺時展示這種 MCS 能力的實驗結果。

高級系統框圖

用于該測試的系統框圖如圖 1 所示，由四個集成 DAC/ADC/DSP IC 組成，每個 IC 由四個 12 GSPS DAC、四個 4 GSPS ADC、12 個數字上變頻器 （DUC） 和 12 個數字下變頻器 （DDC） 塊。

圖 1. 用于演示 MCS 和多通道校準算法的系統高級框圖。（來源：ADI）

DUC/DDC 允許在數字域內進行頻率轉換和/或插值/抽取。使用注入板上的單個 500 MHz 參考時鐘，然后使用參考鎖定時鐘緩沖器來生成 MCS 所需的系統參考信號以及與基帶處理器 （BBP） 的數字接口所需的時鐘。該系統還包含四個獨立的鎖相環 （PLL） 合成器，這些合成器生成所需的 12 GHz 信號源，以從公共參考為每個數字化 IC 提供時鐘。一個射頻前端連接到每個數字化儀輸出/輸入，它創建一個經過濾波和放大的信號到/來自邊緣發射的射頻連接器。實現了完整的配電解決方案。系統所需的所有電壓均由單個 12 V 電源產生。

子陣列時鐘樹結構

如前所述，子陣列時鐘樹由單個 500 MHz 參考源組成，該參考源被拆分并發送到四個獨立 PLL 合成器 IC 的參考輸入，如上圖 1 所示。這個 500 MHz 信號也是 10 dB 耦合、放大的，并發送到另一個時鐘緩沖器 IC，該 IC 負責生成數字接口所需的系統參考 （SYSREF） 和 BBP 時鐘。這個時鐘樹的目標是三重的，因為它：

允許單個通道 SYSREF 延遲以糾正 IC 之間的任何走線長度不匹配。

允許單獨的 PLL/合成器相位調整，因此確保各個數字化儀 IC 時鐘源之間的同步，以補償系統內任何感應的熱梯度。

使用戶能夠實現數字化 IC 的必要設置和保持要求。

選擇時鐘樹 IC 是為了證明可以借助這些芯片中存在的數字和模擬延遲塊在軟件和/或硬件中糾正各種電路板布局異常。最終結果是一個時鐘樹，它可以在每個 IC 的相同采樣時鐘周期內向所有需要的 IC 提供 SYSREF 脈沖。

帶基帶處理器的數字接口

四個數字化 IC 各建立一個與 BBP 的 JESD204B 或 JESD204C 數字鏈路接口。1，2該接口負責通過物理走線 （SERDES） 將 ADC 和 DAC 代碼傳輸到 BBP 和從 BBP 傳輸。此接口中使用的差分 SERDES 跡線數稱為此鏈路的通道數 （L）。通過鏈路發送的轉換器位分辨率被視為N‘。通道化數據路徑（也稱為虛擬轉換器）的數量標記為 M。本文中顯示的結果使用 JESD204C 鏈路，其中 M = 16，N’ = 16，L = 4 用于 DAC 側鏈路，M = 8 ， N‘ = 16， L = 2 用于 ADC 側鏈路。

數字化儀 IC 和 BBP 之間傳輸和接收數據的速率稱為通道速率。硅片上的 DSP 模塊（即 DDC/DUC）允許用戶以與通過物理通道發送的數據速率不同的速率對數字化儀進行采樣。因此，通道速率取決于每個數據路徑的數字抽取/內插數據速率。對于這項工作，使用了 250 MSPS I/Q 數據速率。對于 JESD204C 接口，通道速率定義為：

而對于 JESD204B 接口，通道速率定義為：

本文中顯示的結果對 ADC 端和 DAC 端 JESD204C 鏈路均使用 16.5 Gbps 的通道速率。

每個 JESD204B/JESD204C 鏈路都可以在不同的子類中建立。這些子類根據是否需要多芯片同步或確定性延遲進行分離。對于這項工作，顯示的數據使用 JESD204C 子類 1 模式，因此利用 SYSREF 信號來對齊通過系統內存在的多個鏈路傳輸的部分數字數據。具體來說，在此 JESD204C 子類 1 模式中，SYSREF 信號用于對齊本地擴展多塊計數器 （LEMC），其傳輸速率為：

其中 F 是每個通道每個 JESD 幀的八位字節數，K 是每個單個多幀的幀數。對于這項工作，F = 8 和 K = 32，因此使用 7.8125 MSPS 的 LEMC 速率。了解這個 LEMC 速率很重要，因為任何成功的 MCS 例程都需要證明不是 LEMC 速率整數倍的 RF 頻率能夠實現確定性的上電階段。

多芯片同步方式

在該系統中，寬帶集成 ADC/DAC IC 提供 MCS 電路，以允許所有發射和接收 RF 通道上的上電確定性相位，即使在使用 IC 內的 DUC/DDC DSP 模塊時也是如此。此 MCS 功能使用戶能夠在工廠校準期間填充查找表 （LUT），以最大限度地減少操作停機時間。任何成功的 MCS 演示都必須能夠為每個嘗試的射頻頻率、熱梯度和系統功率循環提供系統內所有通道的確定性相位。

集成的 ADC/DAC IC 包含 12 個 DUC 模塊和 12 個 DDC 模塊，如上圖 1 所示。這些模塊中的每一個都包含一個插值 （DUC） 或抽取 （DDC） 子模塊，用于更改 DAC 數字輸入信號的數據速率或ADC分別數字化輸出信號。每個 DUC/DDC 中還包含一個復雜的數控振蕩器 （NCO），它允許在數字域內進行頻率轉換。這些 NCO 中的每一個都能夠進行實時復雜相位調整，以便可以修改 DAC/ADC 和 BBP 之間的數字信號，以補償各種 SERDES 走線長度不匹配。

這些 ADC/DAC IC 的 MCS 功能負責在數字化儀 IC 數據路徑的所有方面實現相位確定性。實現 MCS 的工作流程如圖 2 所示。

圖 2. MCS 工作流程涉及對齊數據路徑不同部分的單獨功能。（來源：ADI）

MCS算法可以分為兩個獨立的功能：

一次性同步：此功能負責對齊通過子陣列系統內所有數字化儀 IC 的物理通道發送的基帶數據。

NCO 主從同步：此功能負責對齊子陣列系統內所有不同數字化儀 IC 中的所有 NCO。

一次性同步功能首先要求用戶定義 JESD 鏈路參數（例如 M、N’、L 等），然后為任何所需的 SYSREF 平均配置同步邏輯（如果使用連續 SYSREF 脈沖）。此外，可以使用所需的 LEMC 延遲來強制 LEMC 在 SYSREF 邊沿之后的某個延遲處生成。完成此操作后，用戶隨后啟用每個數字化儀 IC 內的一次性同步位，然后請求在同一時鐘周期內將 SYSREF 脈沖發送到每個 IC，如圖 3 所示。

圖 3. MCS 算法使用 SYSREF 信號實現 one-shot 同步，使用 GPIO 信號實現 NCO 主從同步以實現確定性相位。（來源：ADI）

對于這個系統，在時鐘緩沖器 IC 中引入了模擬精細延遲，以允許同步 SYSREF 到所有數字化儀 IC。可以通過查詢每個 IC 內的寄存器來執行后續檢查，以驗證一次性同步過程是否成功執行，這些寄存器提供有關 SYSREF 信號和每個 IC 鏈路的 LEMC 邊界之間的相位關系的信息。

一旦測量到穩定相位（即一旦 SYSREF-LEMC 相位寄存器讀取 0），用戶就知道所有數字化儀 IC 的 LEMC 已對齊，然后用戶可以繼續進行 NCO 主從同步過程。對于此活動，為一次性同步描述的子任務包含在芯片制造商提供的應用程序編程接口 （API） 中。

NCO 主從同步功能首先將子陣列中的一個數字化儀 IC 指定為主芯片，如圖 3 所示。然后，所有其他數字化儀都被視為從屬 IC。主 IC 的設置使該設備的 GPIO0 引腳配置為輸出并路由到三個從屬數字化儀 IC 的 GPIO0 網絡。從 GPIO0 網絡配置為輸入。然后，用戶可以選擇在 SYSREF 脈沖、LEMC 上升沿或 LEMC 下降沿觸發。對于本文中顯示的數據，LEMC 上升沿用作 NCO 主從同步觸發源，GPIO 網絡通過 BBP 路由，而不是在子陣列上本地路由。接下來，將 DDC 同步位切換為低電平，然后切換為高電平以啟動 ADC 端 NCO 同步算法。同樣地，

當請求此觸發時，在下一個 LEMC 上升沿，主數字化儀 IC 通過其 GPIO0 網絡將主輸出信號置為高電平。該信號傳播到每個從設備的 GPIO0 輸入。在下一個 LEMC 邊緣，所有數字化儀 IC 都會經歷 NCO 復位算法。此后，對于 NCO 主從同步算法，任何 LEMC 脈沖都將被忽略。與一次性同步一樣，這些 NCO 主從同步子任務包含在 API 函數中，以方便用戶使用。

使用一次性同步和 NCO 主從同步功能可將兩個輸入與每個 DDC/DUC 對齊，以便每個接收和發送通道的輸出相位偏移在多個電源周期后可重復，如圖 4 所示。圖 4 中顯示了在每次重啟期間系統在靜態熱梯度下運行時，每個接收和發送信道器在 100 個電源周期（由多個實心點表示）上的校準相位偏移。

圖 4. 執行 MCS 算法時，接收精細 DDC（左）和發送精細 DUC（右）正確對齊。（來源：ADI）

從該圖中的多個點可以看出，給定 DDC/DUC 的每種顏色的點在電源循環后都緊密聚集到同一位置，從而描繪了該特定通道的確定性階段。對于本次測試中的數據，所有八個通道器 DUC 都已用于發送端，而八個通道器 DDC 中僅使用了四個。然而，已經證實確實所有八個信道器 DDC 在使用 MCS 算法的同時也提供確定性相位。

如果 PLL 合成器采樣時鐘和時鐘 IC SYSREF 在啟動時保持相同的相位關系，則在啟動時發出此算法將為每個通道建立確定性相位。然而，任何系統都會經歷熱梯度，這會導致 PLL 時鐘漂移，如果不進行補償，可能會導致不同的上電階段。為了補償系統內的熱梯度漂移，該平臺利用 PLL 合成器相位調整。

在本系列文章的下一部分中，我們將探討 PLL 合成器相位調整、多個子陣列的可擴展性以及系統級校準算法。

參考

1 德爾瓊斯。“ JESD204C 入門：有哪些新內容和內容適合您——第 1 部分。” 模擬對話，卷。53，第 2 號，2019 年 6 月。

2 德爾瓊斯。“ JESD204C 入門：有哪些新內容和內容適合您——第 2 部分。” 模擬對話，卷。53，第 3 號，2019 年 7 月。

Mike Jones是 ADI 公司的首席電氣設計工程師，在北卡羅來納州格林斯伯勒的航空航天和國防業務部門工作。他于 2016 年加入 ADI。從 2007 年到 2016 年，他在北卡羅來納州威爾明頓的通用電氣工作，擔任微波光子設計工程師，專注于核工業的微波和光學解決方案。他于 2004 年獲得北卡羅來納州立大學的 BSEE 和 BSPE，并于 2006 年獲得北卡羅來納州立大學的 MSEE。

Michael Hennerich于 2004 年加入 ADI。作為一名系統和應用設計工程師，他從事各種基于 DSP/FPGA 和嵌入式處理器的應用和參考設計。Michael 現在在德國慕尼黑的 System Development Group （SDG） 擔任開源系統工程經理。在這個職位上，他領導 ADI 的設備驅動程序和內核開發團隊，為各種混合信號 IC 產品和 HDL 接口內核開發設備驅動程序。他擁有碩士學位。計算機工程學位和Dipl.-Ing。（FH） 羅伊特林根大學電子和信息技術學位。

Peter Delos是位于北卡羅來納州格林斯伯勒的 ADI 公司航空航天和國防事業部的技術主管。他于 1990 年獲得弗吉尼亞理工大學電氣工程學士學位，并于 2004 年獲得新澤西理工學院電氣工程碩士學位。Peter 擁有超過 25 年的行業經驗。他職業生涯的大部分時間都花在設計架構級、PWB 級和 IC 級的高級射頻/模擬系統上。他目前專注于小型化用于相控陣應用的高性能接收器、波形發生器和合成器設計。