1前言：

無線通信技術與網絡技術的迅猛發展推動了無線網絡技術深入應用，針對能夠滿足軍事應用需要的、可快速展開、高抗毀性的移動信息系統產生了無線自組織網絡。這種網絡沒有絕對的控制中心，所有節點的地位平等，網絡中的節點通過分布式算法來協調彼此的行為，無需人工干預和任何其它預置的網絡設施，可以在任何時刻任何地方快速展開并自動組網。要實現這樣的功能，對無線終端有著很高的要求，根據這種應用需求，本文設計并實現了一種適合無線網絡的移動終端硬件平臺。

移動網絡終端的組成主要有兩部分：移動終端硬件平臺（以下簡稱硬件平臺）和主機。其中硬件平臺主要由射頻單元、基帶模擬單元、物理層基帶處理單元和MAC層處理單元組成，主要完成基于UTRA-TDD LCR的物理層協議的數據的發送和接收以及純無線網絡的MAC層的數據處理功能；主機部分主要由接口驅動單元、網絡層處理單元和應用層處理單元組成，主要完成網絡層以及網絡層以上的處理數據處理功能。

其中移動網絡終端硬件平臺主要完成以下功能：能夠完成射頻信號的收發功能；能夠完成基帶模擬、數字信號的相互轉換功能；完成物理層基帶處理算法功能；MAC層、路由和主控的全部處理功能。目前實現該硬件平臺的方法主要有三種：OMAP＋DSP＋FPGA結構、OMAP＋DSP或OMAP＋FPGA結構以及主機＋DSP＋FPGA結構。其中OMAP是TI公司以2.5代及第3代手機為應用目標推出的開放式多媒體應用平臺，其內核采用ARM及DSP相結合，具有很高的技術特性，同時具備支持3G標準。是目前通訊、PDA等廠家開發智能手機等通訊終端理想的開發實驗平臺。

2 移動終端硬件平臺總體設計方案

上述的三種實現方案各有優缺點，對于第一種方案，優點是：能夠做成一個相對完整的移動終端；電路設計相對簡單。缺點主要有：如果所有物理層基帶處理算法都放到一個FPGA或者DSP中實現，那么對FPGA或者DSP的處理能力的要求則會非常的高： 開發難度和復雜度要求非常高，開發周期長。對于第二種方案，優點和方案一一樣，移動終端的結構相對完整；

并且采用DSP＋FPGA結構能夠較好的分配物理層基帶發送和接收算法，大大降低所需DSP和FPGA的處理能力。但其缺點是：對OMAP芯片的開發難度和復雜度依然很高，開發周期長；電路板設計的難度和復雜度提高，因為上面除了射頻和基帶模擬部分以外，還要有DSP、FPGA、OMAP以及外圍器件。第三種方案，優點是：能夠很好的分配物理層基帶算法，大大降低對DSP和FPGA的處理能力的要求；

并且將OMAP的功能放在了主機上，不僅簡化了電路設計的復雜度，而且也進一步降低了開發成本和開發難度以及復雜度，同時縮短了開發周期。但缺點是設備不夠整體化，移動終端將分為物理層收發設備和主機設備，不便于移動。經過分析比較，綜合考慮開發復雜度、成本等因素以后我們最后決定采用方案三的結構設計。

移動終端做更具體的設計是根據所確定的總體方案制定的。方案中的結構分為兩部分：一部分是主機，負責MAC、路由和主控等，一部分是物理層收發設備。主機部分無需硬件設計，考慮的核心是物理層收發硬件平臺的設計。經過分析，我們將物理層基帶處理算法在FPGA和DSP之間進行了分配：FPGA主要完成基帶數據接口、AGC處理、基帶發送、除主徑載頻估計外的Midamble碼搜索及多徑分離、解擾、解擴、RAKE合并以及相關控制功能的算法實現；FPGA的配置程序存儲在配置芯片中。DSP主要完成主徑載頻估計、載頻精確估計、解速率適配、信道譯碼和CRC校驗部分算法實現。DSP的運行程序存儲在FLASH芯片中，啟動時由FLASH將程序加載至DSP。硬件平臺與主機之間的接口采用常用的USB2.0的接口方式。具體結構框圖如下：

圖 一：硬件平臺最終方案框圖

3 DSP及FPGA芯片的選擇

首先是對DSP芯片的選取，DSP主要完成載頻估計、頻精確估計、速率適配、信道譯碼和CRC校驗等算法的實現功能，經過初步估算，這些算法所需實乘103120次；實加230752次。上面的運算量評估沒有考慮程序運行中一些大量的數據的讀寫和搬移的操作。DSP單元做完上面的運算處理使用半個slot時間，那么對DSP的處理能力要求大約為1000 MIPS。

存儲量分析如下：這里存儲量包括載頻估計中包括本地訓練序列的存儲、CZT運算參數的存儲、中間變量的存儲和CZT運算結果的存儲，頻偏信號表的存儲，載頻重置后數據的存儲，交織圖樣和解速率適配圖樣的存儲等，我們估計出總共需要存儲空間：231K字節。根據上面的資源評估，我們需要一個處理能力超過1000MIPS，存儲超過300K字節的DSP，最后我們選擇了TI公司的TMS320C64167E3作為移動終端硬件平臺的DSP。

DSP6416是 TI公司的TMS320C6000系列DSP中一款性能極高的32位定點DSP芯片。它是TI公司基于第二代、高性能的超常指令集結構（VelociTI.2TM）而研發的一款DSP。在工作時鐘為720MHz時，其最高處理能力能夠達到5760MIPS，并且具有極強的并行處理能力，內部RAM存儲也能達到1M字節。

其二對于FPGA芯片，主要完成基帶數據接口、AGC處理、基帶發送、除主徑載頻估計外的Midamble碼搜索及多徑分離、解擾、解擴、RAKE合并以及相關控制功能的算法實現。對于FPGA而言，處理速度基本都能滿足要求，重要的是芯片所含的資源能否滿足要求。經過估算，這些算法大概需要500000門左右的資源，我們最終選擇了Altera公司Stratix系列的EP1S25B672芯片。該芯片包括有25660個LEs（邏輯單元）合600000左右個邏輯門，還含有10個高速DSP模塊和6個PLLs等資源。

4 主要硬件電路的設計

由于電路中的元器件比較多（包括FPGA、DSP、GPS模塊、射頻模塊、A/D、D/A等），而且FPGA和DSP都是5、6百個管腳的BGA封裝，再加上一些外圍芯片，要想在一塊電路板上設計所有的電路會很難將電路板做的很小，而且數字基帶電路比模擬部分的電路復雜的多，電路板的層數也會增加，如果把數字和模擬設計在一塊電路板上，模擬部分的多出的電路板層數就會顯得有些浪費。為縮小電路板的面積，降低設計成本，我們將硬件平臺分為兩部分，一部分是基帶數字部分，包括所有與基帶數字解調有關的電路；另一部分是模擬部分，包括數字/模擬、模擬/數字的轉換電路和射頻模塊。兩塊電路板之間靠雙排插針連接，模擬射頻電路板在數字基帶板的上面。

硬件平臺中各器件所需電壓的種類比較多，一共有4種：DSP核電壓1.4V、FPGA核電壓1.5V、射頻模塊供電電壓3.6V以及其它器件所需電壓3.3V。因此電源模塊的設計是一個重點部分，如果用線性穩壓模塊，由于輸入電壓12V與電路板上所需電壓之間的壓差較大，穩壓模塊將消耗大部分電壓，造成供電功耗的浪費。

因此我們選擇了基于PWM脈寬調制的DC/DC穩壓模塊（凌特公司的LT1940）。該芯片支持3.6～25V的直流電壓輸入，提供兩個最大1.4A的直流穩壓輸出。我們使用了3片LT1940來提供這4種電壓，其中一片專門提供3.3V的電壓，因為這是電路板中80％元器件的供電電壓（包括DSP和FPGA的I/O電壓、它們的外圍器件的供電電壓以及A/D、D/A的供電電壓等），消耗的電流較大，大約為1.5～2A左右；還有一片提供FPGA和DSP的核電壓，其中DSP內核最高消耗900mA電流，FPGA內核最高消耗450mA電流；第三片用來給射頻模塊提供3.6V的電壓，因為射頻模塊消耗的電流也較大，最高可達2A。

另外，時鐘網絡是電路板設計中十分重要的環節之一。在本硬件平臺中，晶振是WINTRON的10.24MHz TCXO型的（穩定度是±3Hz，電流消耗小余2mA，TTL輸出）。晶振將10.24MHz的時鐘輸入到FPGA，然后FPGA產生出自己內部和其它器件的工作時鐘。整個硬件平臺的時鐘網絡如下圖所示：

輸出與差分運放AD8138之間，這樣既能夠使其較小的輸入阻抗適合D/A的電流輸出，也能夠有效的限制輸出頻帶，同時AD8138起到了低通網絡與射頻模塊之間的阻抗隔離作用。

信號經過低通網絡以后，阻抗特性或多或少帶有一些容性或者感性，直接接到射頻模塊上信號就會有所失真，而差分運放能夠起到很好的隔離作用，使輸出的信號阻抗具有較純的阻性，提高輸入射頻模塊的信號質量，其電路圖如圖三所示。對于接收而言，由于射頻模塊自帶有接收的低通濾波器，因此電路較發送要簡單許多，只需在接收A/D之間接一個差分運放起隔離驅動作用即可。

圖 三：模擬基帶發送電路原理圖

另外，在PCB板設計過程中還應采取一些必要的措施，盡可能地避免或減少一些干擾因素的產生。比如，在PCB布板時，電路各部按模塊分區，各分區模塊內相對集中，分區模塊之間相對獨立，這樣能減少相互間干擾。此外PCB板的布局時首先要考慮PCB尺寸大小。PCB尺寸過大時，印制線條長，阻抗增加，抗噪聲能力下降，成本也增加；過小，則散熱不好，且鄰近線距過小易受干擾。在確定PCB尺寸后，先確定特殊元件的位置。最后，根據對電路的各功能模塊分區，對電路的全部元器件進行布局。

5 創新點總結

本文的創新點是通過分析選取并實現了一種基于DSP的移動網絡終端硬件平臺的設計方案，在總體結構方案確定以后的對分析了主要元器件的選型依據。接下來重點闡述了硬件電路的原理圖設計，包括各個主要部分的具體設計，最后講述了PCB電路板的實際設計中需要注意的一些實際問題。

參考文獻：

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編輯：jq