模擬和混合信號不連續系統的環路分析，例如PLL，delta-sigma轉換器，開關電容濾波器，PWM放大器和開關 - 模式電源，提出了一個獨特的問題。傳統方法依賴于模擬每個環路分量的低頻行為的線性模型網絡的交流分析。但線性模型并未反映原始組件的底層電路。你怎么知道模型是正確的并且結果是有意義的？

您經常使用負反饋來控制流程的輸出。實例包括煉油廠的溫度和流量控制以及簡單的運算放大器。您可以使用負反饋電路來線性化某些非線性增益器件，例如音頻放大器;允許小信號控制大過程;提供一種倍頻方法，例如在PLL中;以及許多其他應用程序。圖1a顯示了經典的控制回路。

在理想的世界中，您永遠不必擔心循環分析。不幸的是，你無法單獨獲得收益;所有組件都會導致延遲，這會導致理想的控制環 - 純負反饋 - 變得明顯低于理想純正反饋。補償此問題的最常用技術是在前向路徑中添加低通濾波器，以便在寄生延遲將環路相位驅動至360°之前降低高頻信號分量的環路增益。

不幸的是，低通濾波器本身增加了90°的相移。因此，即使不存在其他寄生延遲，總環路相移為270°，在環路變得不穩定之前僅留下90°。并且，實際上，控制回路僅需要30到45°的寄生偏移才能開始表現出不可接受的行為。相位和增益裕度分析允許對此移位進行適當的分析和補償。

相位和增益裕度分析是在寬工作范圍內預測控制環行為的常用且可靠的方法。通過檢查控制回路帶寬內的增益和相位，您可以準確預測設計的閉環性能。同樣，通過檢查極限和環路帶寬之外的增益和相位，您可以準確地預測環路的穩定性。

您可以將這些技術擴展到增益和相位裕度分析系列檢查非線性系統的行為。此外，此方法產生的結果與您在原型設計期間從測試儀器（如網絡和頻率響應分析儀）獲得的結果類似。由于這些原因和其他原因，相位和增益裕度分析是控制回路設計的一個很好的工具。

測量增益和相位裕度

執行循環分析的傳統方法是在某個方便的位置打破循環，用1級交流電源驅動循環，并執行標準交流分析（圖1b）。

然而，這種方法僅適用于低增益或完全理想的系統，其中環路可以可靠地偏置到其線性區域。如果您的任何型號包括直流偏移（例如輸入偏移電壓）和飽和極限（例如有限輸出電壓），則幾乎不可能使電路偏置，使得所有模型都保持在其線性范圍內。

您可以應用多種技術來解決此問題。一種技術是用大電感閉合環路，并通過高值電容將交流電源耦合到環路。在直流時，電感器閉合回路，電容器從電路中移除交流電源。然后電感基本上打開環路，電容器連接在交流電源中。

另一種技術是用交流電阻斷開環路，交流電阻是Mentor的Eldo模擬仿真器的標準組件。您可以將此器件設置為具有極低的直流電阻和極高的交流電阻。如果您使用HDL-A或VHDL-AMS進行編碼，也可以創建類似的設備。

然而，由于模擬環境為您提供了自由，打開循環的最通用方法是放置刺激源與循環串聯在一個方便的點，以打破循環（圖1c）。然后，您可以設置直流幅度為零且任何方便值的交流幅度的刺激。通過這種方式，您可以使直流環路短路，以便它可以找到一個穩定的工作點，并且環路在零以上打開并提供環路擾動。

然后，您可以測量環路周圍任何位置的增益和相位通過將測量點的復雜交流結果除以參考點并計算結果的大小和相位（或測量兩個點，并減去它們的分貝幅度和相位）。為了測量整個環路，將信號直接在激勵的上游通過信號直接在其下游進行分頻。

該技術對于斷開缺少驅動高阻抗的低阻抗源的控制環路也很有用。加載。這種技術的例子包括一個晶體管放大器，其中一個級的基極加載前一級的集電極。

然而，所有這些技術都需要為所有環路元件開發可靠的交流模型。幸運的是，這項任務并不困難。

建模不連續設備

要開發線性模型，請考慮行為沒有高頻載波的電路。例如，PWM形成恒定電壓和頻率輸出，其占空比與輸入電壓成比例。去除輸出信號的高頻分量會產生一個信號，其電壓與輸入電壓成正比。因此，PWM的簡單線性模型是增益模塊。

如果PWM是采樣器件，則向模型添加純延遲（e -j * * delay/2p ）等于一個采樣周期。如果PWM不是采樣器件并且具有三角形生成的雙邊輸出，則添加足夠的延遲來表示電路數字部分的傳播延遲。

壓控振蕩器（ VCO）產生不斷增加的輸出相位，其斜率與輸入電壓成正比。因此，您將一個簡單的VCO建模為具有增益的積分器。同樣，您可以添加一個周期的延遲或僅增加純傳播延遲，具體取決于VCO的設計。

分頻器將不斷上升的相位作為輸入，并在此處產生不斷上升的相位。輸出。輸出信號到輸入信號斜率的斜率等于器件的分頻比。因此，分頻器的簡單線性模型只是一個恒定的衰減器。

相位檢測器比較兩個不斷上升的輸入相位信號的值并輸出相位差。對此的簡單線性模型是減法器。您可以在執行減法之前通過獲取每個輸入的模數2p來添加循環滑動。例如，該技術可用于線性瞬態分析。請注意，此相位檢測器模型的精確增益取決于器件的輸出電壓以及器件是采用2,4或6p設計。

您可以通過乘以信號輕松建模延遲值為e - j * * delay 。在用于VCO的簡單HDL-A（模擬硬件描述語言）模型中，感興趣的主要線路表明輸出電壓等于輸入電壓的積分乘以常數（清單1）。您可以使用指定設備有效范圍端點的輸入參數來計算常量。

要為此HDL-A模型添加延遲，您可以在此行中添加以下因子：

Dig_OUT.v％= twopi * slope * INTEG（a_in）* exp（0.0,1.0）* complex（omega，0.0）* complex（delay，0.0）），

其中“omega”是一個關鍵字，等于當前的交流分析步驟，“延遲”是一個常數 - 通常是用戶輸入的VCO中最慢的預期頻率的周期。

確保您選擇的模型是正確的，你可以檢查他們的步驟反應，并希望最好的。但是，為了確保您正確計算了VCO的斜率并模擬了設計的其他參數，您應該更仔細地分析應用不連續開環分析的設計。

這種技術適用于大約10個諧波相關正弦波源作為環路擾動到一個否則達到穩定狀態的環路。您可以將諧波置于環路的預期交叉頻率內和周圍，這在環路增益等于1時發生。您可以將電壓設置得足夠低，以使所有模型都保持在正常工作范圍內。要執行分析，請在循環周圍的感興趣點執行離散傅立葉變換（DFT）。您可以指定DFT，使得您計算的每個分量都完全取決于擾動信號的每個諧波。

您可以使用所有非線性和不連續模型運行模擬，包括模擬HDL，Verilog和VHDL。在PLL電路中，您使用實際輸出數字信號的VCO模型。同樣，分頻器接收脈沖流并輸出較低頻率的脈沖流。與PLL一樣，在電荷泵進入之前，信號不會重新進入模擬域。

在環路達到穩定后，必須至少對一個最低擾動諧波周期運行模擬。州。然后，您可以在仍然處于復雜狀態時對兩個感興趣的信號劃分DFT的結果，或者可以在從原始復數中計算它們之后減去分貝的幅度和相位。

結果相位和增益表示兩個選定點之間的相位和增益差。如果選擇擾動源兩側的點，則結果是控制環周圍的總增益和相位。然后，您可以使用相位和增益圖來執行傳統的相位和增益裕度分析，以確定環路穩定性。

自頂向下PLL設計

此示例演示了典型設計過程的每個階段：構建線性模型;執行開環和閉環交流分析，閉環線性瞬態分析，閉環非連續瞬態分析，閉環IC級瞬態分析和不連續開環分析;

PLL為2p型，環路低通濾波器為滯后引線型，極點為65 Hz，零點為4 kHz（圖2）。 VCO的極限在4.5V時為16MHz，在0.5V時為6MHz;其中心頻率為11 MHz。分頻器是400的因子。您可以使用模擬HDL或CommLib部件對所有器件進行建模，并使用Accusim進行仿真。

在開環交流分析中，您將替換輸入（激勵塊）在圖中）與地面短。您可以使用線性模型對所有組件進行建模，并使用標準模擬庫零極點功能對過濾器進行建模。由于這些都是沒有直流偏移的理想元件，因此您可以使用傳統技術打破環路并使用簡單的單側交流電源驅動它。

結果顯示環路周圍的總相移為低頻時為270°，相位檢測器為180°，VCO為90°（圖3）。然后，超前滯后濾波器中的極點使相位繼續向360°移動90°。然后，由于超前滯后濾波器中的零點，相位自身反轉90°。增益曲線顯示，由于VCO中的積分器和濾波器極點與零點之間區域的40-dB-per-decade斜率，低頻時的每十倍頻程下降20 dB。

在增益超過0 dB的頻率處測量相位，確定相位裕度為24°。 0-dB點是環路周圍的總增益等于1.這一點值得關注，因為在這一點之下，反饋不會導致不穩定。如果總環路相移在總環路增益為1的點處為360°，則電路將是穩定的振蕩器。這個循環頻率適用于時鐘發生器，但不適用于控制高爐的循環！

所以，如果你在考慮，“很好，所以我可以有負相位余量，只要當環路增益為0 dB時，相位不是360°，“等等！這些數字并不適用于現實世界。請記住，當環路中的任何組件通過削波或飽和開始超出其工作范圍時，環路增益會下降。請放心，環路將盡最大努力達到所需的飽和度，以便在相位超過360°時將增益降低到0 dB。

閉環交流分析使用與開路相同的模型-loop版本。唯一的區別是，在閉環分析中，交流電源為輸入供電，低值電阻關閉環路。正如您所預測的那樣，考慮到24°的相位裕度，閉環交流分析顯示閉環增益圖中的峰值（圖4）。這種峰值導致瞬態響應在該頻率處顯示振鈴。

閉環瞬態分析再次使用與開環版本相同的模型。每個HDL-A模型都有一個程序部分，用于交流和瞬態分析，就像清單1中的VCO模型一樣。現在，您可以通過2.5到3.5V分段線性（PWL）步進輸入來激勵輸入，關閉循環。因此，環路輸出以環路交叉頻率振鈴（圖5）。

使用線性模型，此模擬運行時間不到2秒，為執行“假設”測試提供平臺，蒙特卡羅分析和設計居中，因為您可以在合理的時間內評估許多配置和元件值的影響。

不連續的開環分析

在不連續的開環分析中，控制回路輸入（“控制”值）是一個固定頻率，等于VCO的中心頻率（圖6）。在這種情況下，重復的VCO產生該信號。您可以使用非線性模型，不連續模型或兩者模擬所有組件。 VCO，分頻器和相位檢測器都是模擬HDL內置的數字模型，用于混合模式仿真。

一系列250和500 Hz以及1,2,4和8 kHz正弦波形擾亂了濾波器和VCO之間的斷開環路。這些源的直流值為0V，因此對于直流分析，環路基本上是閉合的。這些源是純諧波，從250 Hz開始，以8 kHz結束。源的幅度足夠小，以至于它不會在其工作范圍的極限附近驅動任何環路分量。不連續 - 開環模擬的原始結果表明，環路有1毫秒的穩定時間，然后被模擬4毫秒（圖7）。 250 Hz項指定4毫秒運行時間，8-kHz項指定必須計算的傅里葉項的數量。

您可以在循環上使用現成的FFT算法輸入和輸出信號并減去分貝幅度和相位以獲得循環結果。但是這些算法計算了太多的術語，這些術語是線性間隔而不是指數間隔。這種過剩不僅需要更多的時間來計算，而且還使得得到的圖表幾乎不可讀。這些算法也難以處理模擬仿真器通常產生的不均勻間隔的輸入數據點。

因此，Mentor Graphics為此應用開發了一個自定義Ample代碼DFT算法，其概要如下：

F（jw）= integ（exp（-jvt）* f（t））dt

使用Euler身份：

F（jw）= integ（cos（vt） * f（t））dt-j * iteg

（sin（vt）* f（t））dt

設定A =積分（cos（vt）* f（t） ））dt

和B = -integ（sin（vt）* f（t））dt

然后| F（jw）| = sqrt（A ** 2 + B ** 2）

和階段= arctan（B/A）

基本DFT算法是輸入信號與兩個正交正弦波的比較。您可以通過積分正弦波和輸入信號的乘積來比較這些波。點擊此處下載整個代碼清單。它包括一個外環，每個DFT分量執行一次，其精確頻率對應于環路擾動中的正弦波形。內環對輸入波形進行采樣，將它們乘以參考正弦曲線，并對結果進行積分。然后組件變成復數，從中得出相位和幅度。

結果證實線性模型是正確的;它們在1.6 kHz時獲得了相位裕度為24°的相同結果。當您在同一圖表上繪制不連續開環分析和線性交流分析時，兩個圖之間的一致性在感興趣的頻率范圍內約為1 dB。

您可以考慮使用線性瞬態分析，使用行為模型進行非線性瞬態分析，使用晶體管級模型進行非線性瞬態分析。在所有這三種情況下，您都可以通過PWL步驟響應來激勵輸入，從而關閉循環。唯一的區別是您為每個塊使用的模型。

第一種情況使用所有HDL-A和CommLib線性模型。第二種情況是使用CommLib和HDL-A非線性不連續模型的完全混合模式模擬。第三種情況是混合模式仿真，用實際的晶體管實現取代了一些行為部分。在這種情況下，晶體管級實現取代了電荷泵模型，您可以使用行為模型對電路的其余部分進行建模。這種方法使您可以專注于設計的一個區域，而無需在細節層面模擬整個設計。

三個瞬態模擬的結果是合理的一致（圖8）。與往常一樣，當您提高模擬中的細節水平時，您必須權衡模擬運行時間：行為模擬需要2秒才能運行，非線性行為模擬需要198秒，非線性IC級模擬需要628秒。