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基于AES算法研究與設(shè)計

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  由于對廣泛使用的AES算法的性能要求越來越高,基于軟件的密碼算法已經(jīng)越來越難以滿足高吞吐量密碼破解的需求,因此越來越多的算法利用現(xiàn)場可編程邏輯門陣列( FPGA)平臺進行加速。針對AES算法在FPCA硬件上存在的開發(fā)復(fù)雜度高且開發(fā)周期長等問題,采用高層次綜合( HLS)設(shè)計方法,使用高級程序語言描述并設(shè)計AES硬件加速算法。首先利用循環(huán)展開等提高運算并行度;其次使用資源平衡技術(shù)進行優(yōu)化,充分利用片上存儲和電路資源;最后添加全流水結(jié)構(gòu),提高整體設(shè)計的時鐘頻率和吞吐量,同時也詳細(xì)對比分析基準(zhǔn)設(shè)計、利用結(jié)構(gòu)展開、資源均衡以及流水線優(yōu)化方法的設(shè)計。經(jīng)過實驗表明,在Xilinx xc72020clg484 FPCA芯片上,最終AES算法的時鐘頻率最高達(dá)到127. 06 MHz,而吞吐量達(dá)到了16. 26 Cb/s,較之基準(zhǔn)的AES設(shè)計,性能提升了三個數(shù)量級。

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